线路结构及其制法制造技术

一种线路结构及其制法，该线路结构包括：基底；形成于该基底表面的线路层，其具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；以及形成于该第一介电层上的第二介电层，该第二介电层的反射指数(reflective index，RI值)小于该第一介电层的反射指数，藉由该第一介电层增加该第二介电层与线路层间的粘着力，遂提升整体线路结构的良率。

【技术实现步骤摘要】

本专利技术有关一种线路结构，尤指一种能防止外层线路上的钝化层脱层的线路结 构。
技术介绍
随着电子产业的蓬勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积 度方向发展，封装技术的演进，晶片的封装技术也越来越多样化，半导体封装件的尺寸或体 积亦随之不断缩小，藉以使该半导体封装件达到轻薄短小的目的。 覆晶技术具有缩小晶片封装面积及缩短讯号传输路径等优点，目前已经广泛应 用于晶片封装领域，例如晶片尺寸构装（Chip Scale Package, CSP)、晶片直接贴附封装 (Direct Chip Attached, DCA)以及多晶片模组封装（Multi - Chip Module, MCM)等型态的 封装模组，均可以利用覆晶技术而达到封装的目的。 然而，在覆晶封装制程中，由于晶片与线路基板的热膨胀系数的差异甚大，因此晶 片外围的凸块无法与线路基板上对应的接点形成良好的接合，使得凸块可能自线路基板上 剥离。另一方面，随着积体电路的积集度的增加，由于晶片与线路基板之间的热膨胀系数不 匹配（mismatch)，其所产生的热应力（thermal stress)与翘曲（warpage)的现象也日渐严 重，其结果将导致晶片与线路基板之间的电性连接可靠度（reliability)下降，并且造成 信赖性测试的失败。 为了解决上述问题，现有具半导体基材的堆迭封装结构中，采用半导体基材制作 线路基板的制程，其中由于半导体基材与晶片的材质接近，因此可以有效避免热膨胀系数 不匹配所产生的问题。 除了藉由热膨胀系数较近的材质做为基板材料避免前述问题外，于现有具半导体 基材的堆迭封装结构中，为直接将半导体晶片接置于线路基板，其半导体封装结构面积可 更加缩小，举例而言，一般线路基板最小的线宽/线距只可做到12/12 y m，而当半导体晶片 10数增加时，以现有的线路基板的线宽/线距并无法再缩小，所以须加大线路基板面积以 提高布线密度，方可接置高10数的半导体晶片。 参阅图1的现有具半导体基材的堆迭封装结构1，可知现有具半导体基材的堆迭 封装结构将半导体晶片13接置于一具有娃导通孔（Through silicon via, TSV)的娃中介 板11 (Through silicon interposer, TSI)上，经由该娃中介板11当作一转接板，以将半导 体晶片13电性连接至线路基板10上，此乃因为该硅中介板11可以半导体制程做出3/3 ym 或以下的线宽/线距，所以当半导体晶片13具有较高10数时，该硅中介板11面积已足够 连接该半导体晶片13。此外，由于该硅中介板11的细线宽/线距特性，使电性传输距离较 短，因此相较于将该半导体晶片13直接接置于线路基板10,将该半导体晶片13连接于该硅 中介板11的电性传输速率与效率更高。 然而，由于该硅中介板的制程中须先于硅晶圆中构成电性绝缘区，经切割后方可 形成该硅中介板（TSI die)，始可与半导体晶片13接置，再行接置于线路基板10上，而形成 如图1所示的结构。 此外，为达到细间距的目的，于晶片或硅中介板间通常会形成线路重布结构 (RDL)，的重新配线并改变晶片原线路中原本的接点位置（I/O)，使晶片能应用于不同的元 件模组。线路重布结构通常由绝缘层与线路层相互堆迭而成，通常为保护如晶片表面、线路 重布结构（RDL)或娃中介板最外层的线路层，于该些位于表面或最外层的线路层上施加一 层钝化层（Passivation layer)，用于保护该些位于表面或最外层的线路层。 请参阅图1A至图1C，其为位于线路重布结构中最外层的线路层施加钝化层的制 法示意图。 如图1A及图1A'所示，以线路重布结构中最外侧的线路层为例，于现有线路结构2 中，该线路层21形成于一绝缘层20上，该线路层与绝缘层的关系如图1A所示，其中，图1A 以沿图1A'第A-A剖面线切割的局部示意图。 如图1B所示，于该线路层21上形成钝化层22,该钝化层22由氧化硅子层 (Si0 2)220与氮化硅子层（Si3N4)222所组成。 然而，由于形成该线路层21的材质为铜，使该线路层21与钝化层22之间的热膨 胀系数（CTE)不同，在后续覆晶植球制程中，需要经过多次高温制程，导致该线路层21与钝 化层22之间发生脱层现象，造成良率降低。 因此，如何克服上述现有技术的问题，改善线路层与钝化层间热膨胀系数不同而 导致脱层问题，提升产品良率，实为业界迫切待开发的方向。
技术实现思路
鉴于上述现有技术的缺失，本专利技术提供一种，以提升整体线路 结构的良率。 本专利技术的线路结构，包括：基底；形成于该基底表面的线路层，该线路层具有相 对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二 表面接触该基底；以及形成于该第一介电层上的第二介电层，该第二介电层的反射指数 (reflectiveindex，RI值）小于该第一介电层的反射指数。通常而言，沉积速率越低所沉 积的产物结构较致密，在所沉积的产物的结构越致密的情况下反射指数则越高，换言之，以 较低沉积速率沉积而得的沉积产物具有较高的反射指数。 本专利技术还提供一种线路结构的制法，包括：提供一表面上形成有线路层的基底，该 线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层 藉该第二表面接触该基底；于该线路层的第一表面上形成第一介电层；以及形成第二介电 层于该第一介电层上，该第二介电层的反射指数小于该第一介电层的反射指数。 于本专利技术的的一实施方式中，该基底为线路板、晶片、晶圆、线 路重布结构或硅中介板。 于本专利技术的的一实施方式中，该第一介电层还形成于该线路层 的侧面。 于本专利技术的的一实施方式中，该第一介电层的沉积速率小于该 第二介电层的沉积速率。于本专利技术的的较佳实施方式中，形成该第一介 电层的材质为低沉积速率沉积的氧化硅（Si0 2)或低沉积速率沉积的氮化硅（SixNy)，该第 一介电层以较低沉积速率沉积而成，因而使该低沉积速率氧化硅或低沉积速率沉积的氮化 硅具有较致密的结构，所以可增加该线路层与第二介电层之间的粘着力。 于前述实施例中，形成该第一介电层的沉积速率小于40 A/sec，更佳小于 30 A/sec〇 于本专利技术的的一实施方式中，形成该第二介电层的材质为氧化 硅（Si0 2)或氮化硅（SixNy)。 于本专利技术的线路结构的制法的另一实施方式中，还包括于该第二介电层上形成反 射指数小于该第一介电层的反射指数的第三介电层。于前述实施例中，该线路结构还包括 形成于该第二介电层上的反射指数小于该第一介电层的反射指数的第三介电层。 于前述的的又一实施方式中，该第一介电层的沉积速率分别小 于该第二介电层的沉积速率及/或第三介电层的沉积速率。 于本专利技术的的较佳实施方式中，形成该第一介电层的材质为低 沉积速率氮化硅（Si xNy)，形成该第二介电层与第三介电层的材质分别为氧化硅（Si02)与 氮化硅（Si当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种线路结构，包括：基底；线路层，其形成于该基底表面，该线路层具有相对的第一表面及第二表面、及连接该第一与第二表面的侧面，其中，该线路层藉该第二表面接触该基底；第一介电层，其形成于该线路层的第一表面；以及第二介电层，其形成于该第一介电层上，该第二介电层的反射指数小于该第一介电层的反射指数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：赵俊杰，卢俊宏，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：中国台湾;71