半导体器件制造技术

本发明专利技术提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。

【技术实现步骤摘要】

本专利技术涉及半导体器件，尤其涉及应用于具有SOI (Silicon On Insulator:绝缘体上硅结构)衬底的半导体器件的有效技术。
技术介绍
作为能够抑制短沟道特性及抑制元件差异的半导体器件，目前采用使用了 SOI衬底的半导体器件。S0I衬底是在由高电阻的Si (硅)等构成的支承衬底上形成有BOX (BuriedOxide:隐埋氧化物)膜(埋入氧化膜)并在BOX膜上形成有主要含有Si (硅)的薄层(硅层、S0I层)的衬底。在S0I 衬底上形成有 M0SFET (Metal Oxide Semiconductor Field EffectTransistor:M0S型场效应晶体管)的情况下，能够不向沟道层导入杂质地抑制短沟道特性。其结果为，能够提高迀移率，另外，能够改善由杂质波动导致的元件差异。由此，通过使用S0I衬底制造半导体器件，能够期待半导体器件的集成密度及工作速度提高、因差异减小而实现的动作范围(operating margin)增大。在专利文献1 (日本特开2005-504434号公报)中记载了通过使体硅(bulksilicon)衬底与其上方的栅极电极之间的超薄膜电介质击穿来存储信息。另外，在专利文献2(日本特开2005-515624号公报)中记载了通过在该栅极电极的下方的体硅衬底内设置n+区域来形成电容构造。现有技术文献专利文献专利文献1:日本特开2005-504434号公报专利文献2:日本特开2005-515624号公报如专利文献1记载的那样，在半导体衬底上隔着绝缘膜形成栅极电极并通过在该绝缘膜中引起绝缘破坏来写入信息的反熔丝元件(存储元件)中，在半导体衬底内的沟道耗尽的情况下，存在难以向栅极电极施加电场的问题。为了防止其耗尽，如专利文献2记载的那样，考虑设置电容构造。但是，在S0I衬底上设置反熔丝元件的情况下，为了形成上述电容构造而在S0I衬底的上表面上形成高浓度的杂质扩散区域是困难的。另外，在写入动作时向与上述栅极电极相邻的选择晶体管施加大电压。由于S0I衬底上的晶体管的漏极耐压较小，所以若将专利文献1、2记载的那种反熔丝元件直接用于S0I元件，则选择晶体管的特性可能会劣化。
技术实现思路
其他目的和新的特征从本说明书的记载及附图明确。若简单地说明本申请公开的实施方式中的代表性实施方式的概要，则如下所述。—实施方式的半导体器件是将设置在S0I衬底上的栅极电极和包含高浓度的扩散区域在内的外延层所夹持的、与该栅极电极的侧壁连接地形成的绝缘膜作为在反熔丝元件的写入动作时弓I起绝缘破坏的对象。专利技术的效果根据本申请公开的一实施方式，能够提高半导体器件的性能。尤其，在具有反熔丝元件的半导体器件中，能够实现半导体元件的节电化。【附图说明】图1是表示作为本专利技术的实施方式1的半导体器件的平面布局。图2是沿图1的A-A线的剖视图。图3是表示作为本专利技术的实施方式1的变形例的半导体器件的平面布局。图4是表示作为本专利技术的实施方式2的半导体器件的平面布局。图5是沿图4的B-B线的剖视图。图6是说明比较例的半导体器件及本实施方式的半导体器件的各自的动作的表。图7是表示作为本专利技术的实施方式2的变形例的半导体器件的平面布局。附图标记说明:AR活性区域BX BOX 膜CL层间绝缘膜CP1、CP2、CPM、CPS 接点插塞D1、D2、D3 扩散区域EP外延层EX扩展区域G1、G2、GM 栅极电极GF1、GF2、GFM 栅极绝缘膜IF、IFM 绝缘膜Q1、Q2选择晶体管QM存储晶体管S1硅化物层SB半导体衬底SL SOI 层STI元件分离区域【具体实施方式】以下，基于附图详细说明本专利技术的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要，原则上不重复进行同一或同样部分的说明。另外，在本申请中，将包括半导体衬底和在其上按顺序层叠的BOX膜及半导体层在内的衬底称为SOI衬底。另外，有时将BOX膜上的该半导体层称为SOI层。另外，有时将设置在S0I衬底上的半导体元件称为S0I元件。另外，将在由硅形成的厚的半导体衬底上不隔着BOX膜及SOI层而直接设置半导体元件的情况下的该半导体衬底称为体硅衬底。另夕卜，有时将作为反熔丝元件的存储晶体管和选择晶体管总称为存储单元或单位存储单元。(实施方式1)在本实施方式中，对如下的情况进行说明，S卩，在SOI衬底上形成作为存储元件的反熔丝元件的情况下，将覆盖栅极电极的侧壁的绝缘膜作为为了写入动作而实施绝缘破坏的对象。以下，使用图1及图2说明本实施方式中的SOI衬底上的存储元件及选择晶体管的构造。图1是表示构成本实施方式的半导体器件的存储阵列的平面布局。图2是沿图1的A-A线的剖视图。在图1中，仅示出了活性区域AR、栅极电极Gl、GM、接点插塞CP1、CPM及CPS，省略了元件分离区域、偏移隔离层(offset spacer)、娃化物层、层间绝缘膜及布线等的图示。另外，在图1中，用虚线表示栅极电极G1、GM各自正下方的活性区域AR的轮廓。如图1所示，本实施方式的半导体器件具有S0I衬底，SOI衬底内的上层的半导体层(S0I层)构成了活性区域AR。活性区域AR是通过包围周围的元件分离区域(未图示)而规定了布局的。也就是说，活性区域AR是指在平面上不与元件分离区域重叠的区域。活性区域AR在沿着S0I衬底的主面的Y方向上并列地配置有多个。多个活性区域AR分别在作为沿着S0I衬底的主面的方向的、与Y方向正交的X方向延伸。另外，活性区域AR在X方向上并列地配置有多个。也就是说，沿X方向延伸的活性区域AR在X方向及Y方向上以矩阵状并列地配置有多个。相邻的活性区域AR彼此之间被元件分离区域分离。以跨着沿Y方向排列的多个活性区域AR上方的方式形成有栅极电极G1及栅极电极GM。栅极电极G1及栅极电极GM分别沿Y方向延伸，彼此沿X方向并列地配置。也就是说，X方向是栅极电极G1及栅极电极GM各自的栅极长度方向，Y方向是栅极电极G1及栅极电极GM各自的栅极宽度方向。在1个活性区域AR的X方向上的两侧的端部各自的正上方，隔着栅极绝缘膜GFM (参照图2)形成有栅极电极GM。也就是说，栅极电极GM在俯视时与活性区域AR的X方向上的端部重叠。在与活性区域AR的X方向上的两端重叠的2个栅极电极GM彼此之间，形成有2个在俯视时与该活性区域AR重叠的栅极电极G1。也就是说，在活性区域AR的正上方，在X方向上，按顺序并列地配置有栅极电极GM、栅极电极G1、栅极电极G1及栅极电极GM。1个栅极电极GM在俯视时与沿Y方向排列的多个活性区域AR重叠，1个栅极电极G1在俯视时与沿Y方向排列的多个活性区域AR重叠。另外，1个栅极电极GM在俯视时与X方向上相邻的活性区域AR各自的端部重叠。也就是说，X方向上相邻的活性区域AR在栅极电极GM的正下方通过元件分离区域(未图示)分离。栅极电极G1、和与栅极电极G1相邻的活性区域AR内的源极、漏极区域构成了选择晶体管。另外，栅极电极GM、和与栅极电极GM相邻的1个活性区域AR构成了存储晶体管。也就是说，栅极电极G1是选择栅极电极，栅极电极GM是存储栅极电极。但是，该存储晶体管是不具有漏极本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：SOI衬底，其包含半导体衬底、形成在所述半导体衬底上的第一绝缘膜及形成在所述第一绝缘膜上的第一半导体层；第一栅极电极，其隔着第二绝缘膜形成在所述第一半导体层上；第二半导体层及第三半导体层，其以夹着所述第一栅极电极的方式形成在所述第一半导体层上；以及第二栅极电极，其隔着第三绝缘膜形成在所述第一半导体层上，所述第一半导体层具有第一导电型，所述第二半导体层及所述第三半导体层具有与所述第一导电型不同的第二导电型，所述第二半导体层及所述第三半导体层构成包含所述第一栅极电极在内的第一场效应晶体管的源极、漏极区域，所述第二半导体层和所述第二栅极电极隔着第四绝缘膜相邻。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：山本芳树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP