制造半导体器件的方法技术

本发明专利技术涉及制造半导体器件的方法。本发明专利技术实现半导体器件的性能上的改善。在形成于位于存储器形成区中的半导体衬底的主表面上并且具有内部电荷存储部的第一绝缘膜上并且在形成于位于主电路形成区中的所述半导体衬底的所述主表面上的第二绝缘膜上，形成导电膜。然后，在所述存储器形成区中，将所述导电膜和所述第一绝缘膜图案化，以形成第一栅电极和第一栅极绝缘膜，同时在所述主电路形成区中，保留所述导电膜和所述第二绝缘膜。然后，在所述主电路形成区中，将所述导电膜和所述第二绝缘膜图案化，以形成第二栅电极和第二栅极绝缘膜。

【技术实现步骤摘要】
【专利说明】相关串请交叉引用于2014年9月24日递交的包括说明书、附图和摘要在内的日本专利申请N0.2014-193860的公开内容整体地以引入方式并入本文。
本专利技术涉及一种用于半导体器件的制造技术，以及例如这样一种当被应用于制造下述半导体器件时有效的技术，在所述半导体器件中嵌入有非易失性存储器作为被添加到包括场效应晶体管的主电路的附电路。
技术介绍
在形成有包括MISFET (金属绝缘体半导体场效应晶体管)作为场效应晶体管的主电路的半导体器件中，可以与提供半导体器件的主要功能的主电路分开形成被添加到主电路的附加电路(附电路)。附加电路的实例包括用于主电路的修整或解除的电子熔丝和存储修整信息的存储器。近年来，出现了对使用可重写非易失性存储器并且可以被多次调整的MTP(多次可编程)电子熔丝的不断增长的需求。目前，使用具有浮置栅极结构的非易失性存储器(NV存储器)作为存储修整信息的存储器，所述具有浮置栅极结构的非易失性存储器适合与包括在主电路中的场效应晶体管一起嵌入。然而，这增加存储器单元的大小，并且因此向使能降低存储器单元的大小的非易失性存储器的改变正在考虑中。鉴于这种情况，近年来，已经考虑使用具有M0N0S (金属氧化物氮化物氧化物半导体)结构的非易失性存储器作为附加电路。美国专利申请公开N0.2007/0102754 (专利文献1)和日本未审查专利公开N0.2002-324860 (专利文献2)中的每一个公开了一种在单元阵列区中形成非易失性存储器元件并且在外围电路区中形成MISFET的技术。美国专利申请公开N0.2008/0296664(专利文献3)公开了一种在第一区中形成非易失性电荷俘获存储器元件并且在第二区中形成逻辑元件的技术。美国专利申请公开N0.2008/0150002(专利文献4)公开了一种形成S0N0S (硅氧化物氮化物氧化物半导体)晶体管和MISFET的技术。国际公开N0.W0 2013/149669 (专利文献5)公开了一种制造用于半导体存储器件的隧道氧化物层的技术。美国专利申请公开N0.2007/0102754日本未审查专利公开N0.2002-324860美国专利申请公开N0.2008/0296664美国专利申请公开N0.2008/0150002国际公开N0.TO 2013/149669
技术实现思路
在嵌入有非易失性存储器作为附电路的这种半导体器件的制造过程中，当在存储器形成区中将导电膜和绝缘膜图案化时，可能将主电路形成区中的导电膜和绝缘膜图案化。然而，在绝缘膜被蚀刻并从存储器形成区完全去除之前，当绝缘膜的厚度在存储器形成区中比在主电路形成区中大时，绝缘膜被蚀刻并从主电路形成区去除而暴露半导体衬底的主表面。另外，在蚀刻绝缘膜直至其从存储器形成区完全被去除之前的时段期间，半导体衬底的暴露的上表面会被蚀刻。在这种情况下，半导体衬底的上表面可能在主电路形成区中损坏。这导致在主电路形成区等中形成的MISFET的晶体管特性劣化，因此导致半导体器件的性能劣化。从本说明书中的陈述及附图，本专利技术的其他问题和新特征将变得显而易见。根据一个实施例，在一种中，在形成于位于第一区中的半导体衬底的主表面的上方并且具有内部电荷存储部的第一绝缘膜的上方、并且在形成于位于第二区中的半导体衬底的主表面的上方的第二绝缘膜的上方，形成导电膜。然后，在第一区中，将导电膜和第一绝缘膜图案化，以形成第一栅电极和第一栅极绝缘膜，同时在第二区中保留导电膜和第二绝缘膜。然后，在第二区中，将导电膜和第二绝缘膜图案化，以形成第二栅电极和第二栅极绝缘膜。根据该实施例，可以改善半导体器件的性能。【附图说明】图1是示出实施例1中的半导体芯片的布局配置的实例的图；图2是示出非易失性存储器的电路块配置的实例的图；图3是实施例1中的半导体器件的主要部分剖视图；图4是示出非易失性存储器的存储器阵列结构和操作条件的实例的图解图；图5是示出实施例1中的半导体器件的制造过程的一部分的过程流程图；图6是示出实施例1中的半导体器件的制造过程的一部分的过程流程图；图7是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图8是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图9是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图10是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图11是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图12是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图13是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图14是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图15是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图16是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图17是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图18是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图19是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图20是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图21是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图22是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图23是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图24是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图25是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图26是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图27是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图28是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图29是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图30是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图31是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图32是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图33是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图34是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图35是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图36是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图37是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图38是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图39是实施例1中的半导体器件在其制造过程期间的主要部分剖视图；图40是比较例中的半导体器件在其制造过程期间的主要部分剖视图；图41是示出在M0N0S晶体管中栅电极的栅极长度与写入操作和擦除操作中的阈值电压之间的关系的图表；图42是实施例2中的半导体器件的主要部分剖视图；图43是示出实施例2中的半导体器件的制造过程的一部分的过程流程图；图44是实施例2中的半导体器件在其制造过程期间的主要部分剖视图；图45是实施例2中的半导体器件在其制造过程期间的主要部分剖视图；图46是实施例2中的半导体器件在其制造过程期间的主要部分剖视图；图47是实施例2中的半导体器件在其制造过程期间的主要部本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包含以下步骤：(a)提供半导体衬底；(b)在位于第一区中的所述半导体衬底的主表面的上方形成具有内部电荷存储部的第一绝缘膜；(c)在位于第二区中的所述半导体衬底的所述主表面的上方形成第二绝缘膜；(d)在所述第一绝缘膜和所述第二绝缘膜的上方形成导电膜；(e)将所述第一区中的所述导电膜和所述第一绝缘膜图案化，以形成由所述导电膜制成的第一栅电极，并且形成由所述第一绝缘膜的位于所述第一栅电极和所述半导体衬底之间的部分制成的第一栅极绝缘膜，同时保留所述第二区中的所述导电膜和所述第二绝缘膜；以及(f)在所述步骤(e)之后，将所述第二区中的所述导电膜和所述第二绝缘膜图案化，以形成由所述导电膜制成的第二栅电极，并且形成由所述第二绝缘膜的位于所述第二栅电极和所述半导体衬底之间的部分制成的第二栅极绝缘膜。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大和田福夫，篠原正昭，丸山隆弘，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP