半导体器件的制造方法和半导体器件技术

本发明专利技术涉及半导体器件的制造方法和半导体器件。提供了一种包括存储器单元的半导体器件，存储器单元具有控制栅极电极和经由电荷积聚层相对于控制栅极电极而形成的存储器栅极电极，半导体器件改进了其性能。通过所谓的后栅极过程来形成配置了存储器单元的控制栅极电极和配置了存储器栅极电极的一部分的金属膜。由此，存储器栅极电极由对应于与ONO膜接触的p型半导体膜的硅膜和金属膜配置而成。进一步地，接触塞耦合至配置了存储器栅极电极的硅膜和金属膜两者。

【技术实现步骤摘要】
【专利说明】半导体器件的制造方法和半导体器件相关串请的交叉引用2014年8月28日提交的日本专利申请2014-174481号的公开，包括描述、附图和摘要，通过引用整体并入本文。
本专利技术涉及半导体器件和半导体器件的制造方法，尤其可用于例如制造具有非易失性存储器的半导体器件。
技术介绍
作为能够电写入和擦除的非易失性半导体存储器器件，EEPR0M(电可擦除可编程只读存储器)已经得到广泛的使用。以闪速存储器为代表的这些目前广泛使用的存储器器件在MISFET的栅极电极下方分别具有导电浮置栅极电极或者由氧化物膜围绕的陷阱绝缘膜，将在浮置栅极或者陷阱绝缘膜处的电荷积聚状态作为存储器信息，并且将其作为晶体管的阈值读取。陷阱绝缘膜指能够积聚电荷的绝缘膜，并且包括氮化硅膜等作为一个示例。陷阱绝缘膜根据将电荷向用于这样的电荷积聚的区域内的注入或者电荷从用于这样的电荷积聚的区域的发射来使MISFET的阈值变动，并且被允许作为存储器元件而操作。作为使用陷阱绝缘膜的非易失性半导体存储器器件，存在使用M0N0S(金属氧化物氮化物氧化物半导体)膜的分裂栅极型单元。在专利文献1(日本特开2011-29631号公报)中已经描述了配置非易失性半导体存储器器件的存储器单元的栅极电极由非掺杂多晶硅层和金属材料电极层的双层膜来配置。日本特开2011-29631号公报
技术实现思路
已经存在对尽可能改进具有非易失性存储器的半导体器件的性能的需求，即使是在这种半导体器件中。备选地，已经存在对尽可能改进具有非易失性存储器的半导体器件的可靠性的需求，即使在这种半导体器件中。备选地，已经期望改进半导体器件的可靠性的制造良率。或者，已经期望实现这些问题中的多个问题。其他问题和新颖特征将通过本描述书的描述和附图而变得显而易见。下面将简要描述在本申请中公开的实施例中的一个典型实施例的概要。提供了一种示出了一个实施例的半导体器件的制造方法，其中通过后栅极工艺形成了配置存储器单元的控制栅极电极和配置存储器栅极电极的一部分的金属膜，由此通过对应于与0N0膜接触的Ρ型半导体膜的硅膜和该金属膜来配置存储器栅极电极。进一步地，提供了一种示出了另一示例的半导体器件，该半导体器件包括:存储器单元，具有控制栅极电极；以及存储器栅极电极，通过ΟΝΟ膜与控制栅极电极的侧壁相邻，并且其中，存储器栅极电极由对应于与0Ν0膜接触的ρ型半导体膜的硅膜和金属膜来配置，并且相同的接触塞耦合至硅膜和金属膜。根据一个实施例，可以改进半导体器件的性能。备选地，可以改进半导体器件的可靠性。换言之，可以改进半导体器件的制造良率。或者备选地，可以实现它们的有益效果中的多种有益效果。附图描沐图1是在示出了实施例1的半导体器件的制造过程中的截面图；图2是在图1之后的在半导体器件的制造过程中的截面图；图3是在图2之后的在半导体器件的制造过程中的截面图；图4是在图3之后的在半导体器件的制造过程中的截面图；图5是在图4之后的在半导体器件的制造过程中的截面图；图6是在图5之后的在半导体器件的制造过程中的截面图；图7是在图6之后的在半导体器件的制造过程中的截面图；图8是在图7之后的在半导体器件的制造过程中的截面图；图9是在图8之后的在半导体器件的制造过程中的截面图；图10是在图9之后的在半导体器件的制造过程中的截面图；图11是在图10之后的在半导体器件的制造过程中的截面图；图12是在图11之后的在半导体器件的制造过程中的截面图；图13是在图12之后的在半导体器件的制造过程中的截面图；图14是在图13之后的在半导体器件的制造过程中的截面图；图15是在图14之后的在半导体器件的制造过程中的截面图；图16是在图15之后的在半导体器件的制造过程中的截面图；图17是在图16之后的在半导体器件的制造过程中的平面图；图18是在图16之后的在半导体器件的制造过程中的截面图；图19是在图16之后的在半导体器件的制造过程中的截面图；图20是示出了在“写入”、“擦除”和“读取”之时针对所选择的存储器单元的每个部分的电压施加条件的一个示例的表格；图21是在示出了实施例2的半导体器件的制造过程中的截面图；图22是在图21之后的在半导体器件的制造过程中的截面图；图23是在图22之后的在半导体器件的制造过程中的截面图；图24是在图23之后的在半导体器件的制造过程中的截面图；图25是在图24之后的在半导体器件的制造过程中的截面图；图26是在图25之后的在半导体器件的制造过程中的截面图；图27是在图26之后的在半导体器件的制造过程中的截面图；图28是在图27之后的在半导体器件的制造过程中的截面图；图29是在图28之后的在半导体器件的制造过程中的截面图；图30是在图29之后的在半导体器件的制造过程中的截面图；图31是在图30之后的在半导体器件的制造过程中的截面图；图32是在图31之后的在半导体器件的制造过程中的截面图；图33是在图32之后的在半导体器件的制造过程中的截面图；图34是在图33之后的在半导体器件的制造过程中的截面图；图35是在示出了实施例3的半导体器件的制造过程中的截面图；图36是在图35之后的在半导体器件的制造过程中的截面图；图37是在图36之后的在半导体器件的制造过程中的截面图；图38是在图37之后的在半导体器件的制造过程中的截面图；图39是在图37之后的在半导体器件的制造过程中的截面图；图40是在示出了实施例4的半导体器件的制造过程中的截面图；图41是在图40之后的在半导体器件的制造过程中的截面图；图42是在图41之后的在半导体器件的制造过程中的截面图；图43是在图42之后的在半导体器件的制造过程中的截面图；以及图44是在图43之后的在半导体器件的制造过程中的截面图。【具体实施方式】在下文中将基于附图对各个实施例进行详细描述。顺便提及，在用于说明实施例的所有附图中，相同的附图标记分别附接至具有相同功能的部件，并且其重复描述将被省略。进一步地，在以下实施例中，除特别需要时，原则上不再重复针对相同或者相似的部件的描述。进一步地，符号和“ + ”分别指具有作为n型或者ρ型的导电类型的相对杂质浓度。在例如η型杂质的情况下，杂质浓度按照如下顺序增加:“η ”、“η”和“η+”。(实施例1)根据本实施例和以下实施例的半导体器件是配备有非易失性存储器(非易失性存储器元件、闪速存储器、或者非易失性半导体存储器器件)的半导体器件。在本实施例和以下实施例中，将以基于η沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元为基础，对非易失性存储器进行描述。进一步地，极性(在写入/擦除/读取之时施加的电压的极性以及载流子的极性)用于描述基于η沟道型MISFET的存储器单元的操作。当存储器单元基于ρ沟道型MISFET时，原则上可以通过反转施加的电位、载流子的导电类型等的所有极性，来获得相同的操作。<半导体器件的制造方法>将参照图1至图19描述制造根据本实施例的半导体器件的方法。根据本实施例的半导体器件包括分裂栅极型M0N0S存储器。图1至图16、图18和图19分别是在根据本实施例的半导体器件的制造过程中的截面图。图17是在根据本实施例的半导体器件的制造过程中的平面图。在这些图中的图1至图16和图18，按照从相应图的左侧至右本文档来自技高网...

【技术保护点】
一种制造配备有非易失性存储器的存储器单元的半导体器件的方法，包括以下步骤：(a)提供半导体衬底；(b)通过第一绝缘膜在所述半导体衬底之上形成第一虚设栅极电极；(c)顺序地形成在其内部具有电荷积聚部分的第二绝缘膜、每一个都具有p型导电类型的第一半导体膜和第二半导体膜，以便覆盖所述第一虚设栅极电极的侧壁以及从与所述侧壁相邻的所述第一绝缘膜暴露出来的所述半导体衬底；(d)处理所述第一半导体膜和所述第二半导体膜，从而通过所述第二绝缘膜在所述第一虚设栅极电极的所述侧壁之上形成包括所述第一半导体膜和所述第二半导体膜的第二虚设栅极电极；(e)形成第一层间绝缘膜，以便覆盖所述第一虚设栅极电极和所述第二虚设栅极电极；(f)对所述第一层间绝缘膜进行抛光，以使所述第一虚设栅极电极和所述第二虚设栅极电极暴露出来；(g)去除配置了所述第二虚设栅极电极的所述第二半导体膜、和所述第一虚设栅极电极；(h)在对应于在所述(g)步骤中去除了所述第一虚设栅极电极的区域的第一沟槽中形成对应于用于所述存储器单元的金属栅极电极的第一栅极电极，并且在对应于在所述(g)步骤中去除了所述第二半导体膜的区域的第二沟槽中形成金属膜，从而形成包括所述第一半导体膜和所述金属膜的、用于所述存储器单元的第二栅极电极。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：三原龙善，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP