高压半导体元件制造技术

本发明专利技术公开了一种高压半导体元件。高压半导体元件包括一P型基板、一高压N型阱(HVNW)、一第一P型阱、一漂移区(drift region)以及一P型掺杂层。高压N型阱形成于P型基板中。第一P型阱形成于高压N型阱中，第一P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一P型阱和漂移区之下的一区域中。

【技术实现步骤摘要】

本专利技术是有关于一种高压半导体元件，且特别是有关于一种具有高崩溃电压及低阻值的高压半导体元件。
技术介绍
在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。对于高压或超高压操作的半导体元件(如金属氧化物半导体M0S)来说，当硅工艺中金属线到其连接的元件之间，在金属线跨越的某些区域会诱发寄生场元件开启的问题。也就是说，对MOS晶体管在高压操作下，受到被开启的寄生场元件的临界电压(Vth)的影响和限制，MOS晶体管的最大操作电压可能会低于其崩溃电压。然而，崩溃电压的提高与导通阻值的降低，一直以来都是难以两全的两个重要特性。因此，研究人员均致力于研究如何能够制作出具有高崩溃电压及低阻值的高压MOS晶体管。
技术实现思路
本专利技术是有关于一种高压半导体元件。实施例中，P型掺杂层设置在位于第一 P型阱和漂移区之下的一区域中，可以达到降低高压半导体元件的导通阻值、并维持其高崩溃电压的效果。根据本专利技术的一实施例，是提出一种高压半导体元件。高压半导体元件包括一 P型基板、一高压N型阱(HVNW)、一第一 P型阱、一漂移区(drift reg1n)以及一 P型掺杂层。高压N型阱形成于P型基板中。第一 P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。根据本专利技术的另一实施例，是提出一种高压半导体元件。高压半导体元件包括一P型基板、一高压N型阱、一第一 P型阱、一漂移区、一 N型重掺杂区、一 P型重掺杂区以及一 P型掺杂层。高压N型阱形成于P型基板中。第一P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。N型重掺杂区和P型重掺杂区形成于P型基板中，N型重掺杂区位于第一 P型阱中。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。根据本专利技术的再一实施例，是提出一种高压半导体元件。高压半导体元件包括一 P型基板、一高压N型阱、一第一 P型阱、一漂移区、一 N型重掺杂区、一栅极结构以及一 P型掺杂层。高压N型阱形成于P型基板中。第一 P型阱形成于高压N型阱中，第一 P型阱的一底部相距P型基板的一表面具有一第一深度。漂移区形成于高压N型阱中，其中漂移区是自P型基板的表面向下延伸。N型重掺杂区形成于第一P型阱中。栅极结构形成于高压N型阱的上，N型重掺杂区是电性连通于栅极结构。P型掺杂层形成于P型基板中，P型掺杂层的一底部相距P型基板的表面具有一第二深度，其中第二深度大于第一深度，且P型掺杂层形成于位于第一 P型阱和漂移区之下的一区域中。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:【附图说明】图1绘示依照本专利技术的一实施例的高压半导体元件的剖面示意图。图2绘示依照本专利技术的另一实施例的高压半导体元件的剖面示意图。图3绘示依照本专利技术的又一实施例的高压半导体元件的剖面示意图。图4绘示依照本专利技术的更一实施例的高压半导体元件的剖面示意图。图5绘示依照本专利技术的一比较例及一实施例的高压半导体元件的一电流-电压曲线图。图6绘示依照本专利技术的一比较例及一实施例的高压半导体元件的另一电流-电压曲线图。图7A至图7N绘示依照本专利技术的一实施例的高压半导体元件的制造方法示意图。【符号说明】100、200、300、400:高压半导体元件110、110’:P 型基板110”:P型外延层IlOs:表面120:高压N型阱130:第一 P 型阱130b、150b:底部131:第二 P 型阱140:漂移区141:P型顶掺杂层143:N型掺杂层150,250:P 型掺杂层I5Ow:宽度160:区域170、470:图案化金属层170a, 170bU70cU70d,470a,470b:金属图案171:源极区173:漏极区175:本体区177:P型重掺杂区180:栅极结构180s:间隔物190:介电结构190a、190b、190c、190d:接触孔191、193:场氧化层199:氧化层250a、250b、250c、250d:P 型掺杂段371、471、473:N 型重掺杂区373,475:P型重掺杂区D1:第一深度D2:第二深度1、11:曲线【具体实施方式】在本专利技术的实施例中，是提出一种高压半导体元件。实施例中，P型掺杂层设置在位于第一 P型阱和漂移区之下的一区域中，可以达到降低高压半导体元件的导通阻值、并维持其高崩溃电压的效果。然而，实施例仅用以作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本专利技术的技术特点。图1绘示依照本专利技术的一实施例的高压半导体元件100的剖面示意图。如图1所示，高压半导体元件100包括一 P型基板110、一高压N型阱(HVNW) 120、一第一 P型阱130、一漂移区(drift reg1n) 140以及一 P型掺杂层150。高压N型阱120形成于P型基板110中。第一 P型阱130形成于高压N型阱120中，第一 P型阱130的一底部130b相距P型基板110的一表面110s具有一第一深度D1。漂移区140形成于高压N型阱120中，其中漂移区140是自P型基板110的表面110s向下延伸。P型掺杂层150形成于P型基板110中，P型掺杂层150的一底部150b相距P型基板110的表面110s具有一第二深度D2，其中第二深度D2大于第一深度D1，且P型掺杂层150形成于位于第一 P型阱130和漂移区140之下的一区域160中。实施例中，P型掺杂层150例如是一 P型埋藏层(P type buried layer)。一实施例中，P型掺杂层150的至少一部份位于第一 P型阱130的下方。一实施例中，P型掺杂层150的至少一部份位于漂移区140的下方。一实施例中，P型掺杂层150完全位于第一 P型阱130和漂移区140的中间区域的下方、而不位于第一 P型阱130或漂移区140的任一者的下方(未绘示)。换言之，P型掺杂层150的宽度150w可以依需要调整，使得P型掺杂层150的宽度方向的延伸范围可以视需要而改变，比方说，P型掺杂层150的至少一部份只位于漂移区140的下方而不位于第一 P型阱130的下方(未绘示)，或者P型掺杂层150的至少一部份只位于第一 P型阱130的下方而不位于漂移区140的下方(未绘示)。本实施例中，如图1所示，P型掺杂层150位于第一 P型阱130和漂移区140的下方。实施例中，如图1所示，高压半导体元件100更可包括一源极区171和一漏极区173。源极区171和漏极区173形成于P型基板110中。实施例中，如图1所示，源极区171位于第一 P型阱130中，源极区171及漏极区173之间形成一电流路径。实施例中，源极区1本文档来自技高网...

【技术保护点】
一种高压半导体元件，包括：一P型基板；一高压N型阱(HVNW)，形成于该P型基板中；一第一P型阱，形成于该高压N型阱中，该第一P型阱的一底部相距该P型基板的一表面具有一第一深度；一漂移区(drift region)，形成于该高压N型阱中，其中该漂移区是自该P型基板的该表面向下延伸；以及一P型掺杂层，形成于该P型基板中，该P型掺杂层的一底部相距该P型基板的该表面具有一第二深度，其中该第二深度大于该第一深度，且该P型掺杂层形成于位于该第一P型阱和该漂移区之下的一区域中。

【技术特征摘要】

【专利技术属性】
技术研发人员：詹景琳，林正基，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71