半导体器件及其制造方法技术

本发明专利技术公开了半导体器件，包括衬底、衬底上的栅极堆叠、栅极堆叠两侧的源漏区以及源漏区上的接触金属层，其特征在于：接触金属层通过栅极堆叠自动隔离，接触金属层包围了源漏区的顶部以及源漏区的至少一部分侧壁。依照本发明专利技术的半导体器件及其制造方法，通过刻蚀并填充深的源漏接触孔，使得接触金属层三面包围了MOSFET的源漏区，增大了源漏区接触面积，减小了接触电阻，并且提高了应力效应。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种能有效提高自对准接触结构的接触面积与应力效果的三维多栅FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有的FinFET结构以及制造方法通常包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层(PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI);在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL);在晶片上沉积层间介质层(ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区。可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞，因此这种接触孔以及接触塞结构也称作自对准接触(SAC)。然而，值得注意的是，在上述自对准的源漏接触孔(SAC)刻蚀过程中，由于特征尺寸持续缩减至22nm以下，相应的可供形成接触孔的区域面积也相应缩小，这对于接触孔的刻蚀提出了极高的要求。特别是当器件隔离绝缘所需的ILD较厚时，需要提高ILD与邻近的氮化硅基材质的栅极侧墙的刻蚀选择性从而形成高深宽比(HAR)的接触孔，这需要严格精确控制刻蚀工艺参数。另一方面，刻蚀接触孔时也同样需要确保邻近的接触隔离结构(栅极侧墙、接触刻蚀停止层、ILD等)基本不被刻蚀从而提高可靠性。因此，现有的SAC工艺复杂度高，无法有效缩减制造成本以适用于大规模制造。另一方面，出于增强沟道区载流子迁移率以提高器件驱动能力的目的，现有技术对于大尺寸的M0SFET，往往通过在源漏区、源漏接触上和/或中形成应力衬层，通过外部叠加的层向沟道区施加垂直方向以及水平方向的应力，以分别控制电子、空穴的迁移率。然而，随着器件尺寸急剧缩减，源漏区、特别是FinFET结构的源漏区不仅沟道方向长度减小而且横向宽度也减小为鳍片结构的线宽，使得起到应力增强作用的衬层无法完全覆盖、或者衬层自身尺寸过小而达不到所需的应力。综上所述，现有的SAC以及相邻隔离结构的制造方法无法有效确保足够的接触面积以及所需的应力效果，亟待改进。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高自对准接触结构(SAC)的接触面积和应力效果。为此，本专利技术提供了一种半导体器件制造方法，包括:在衬底上形成栅极堆叠、栅极堆叠两侧的源漏区；在器件上形成层间介质层，覆盖源漏区和栅极堆叠；在层间介质层上形成掩模图形，具有开口，对应于源漏区上方；以掩模图形为掩模，刻蚀层间介质层，形成源漏接触孔，暴露源漏区的顶部和至少一部分侧壁；在源漏接触孔中形成接触金属层，其中相邻的接触金属层通过栅极堆叠自动隔离。其中，形成栅极、源漏区的步骤进一步包括:在衬底上沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区。其中，形成层间介质层之后进一步包括:去除假栅极堆叠，留下栅极沟槽；在栅极沟槽中形成最终的栅极堆叠。其中，源漏接触孔深入所述浅沟槽隔离表面以下。其中，源漏接触孔完全暴露源漏区的顶部和侧壁，并且进一步暴露了鳍片的至少一部分。其中，形成浅沟槽隔离之前在鳍片中形成穿通阻挡层，并且刻蚀形成源漏接触孔时刻蚀停止线低于所述穿通阻挡层的底部。本专利技术还公开了一种半导体器件，包括衬底、衬底上的栅极堆叠、栅极堆叠两侧的源漏区以及源漏区上的接触金属层，其特征在于:接触金属层通过栅极堆叠自动隔离，接触金属层包围了源漏区的顶部以及源漏区的至少一部分侧壁。其中，衬底上具有沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离，栅极堆叠沿第二方向延伸并且跨越了每个鳍片，源漏区位于栅极堆叠沿第一方向的两侧的鳍片上。其中，鳍片中包含穿通阻挡层。其中，接触金属层完全包围源漏区的顶部以及侧壁，并且至少接触了鳍片的至少一部分侧壁。其中，接触金属层底部低于穿通阻挡层的底部。其中，源漏区周围具有浅沟槽隔离结构，所述接触金属层深入浅沟槽隔离表面以下。依照本专利技术的，通过刻蚀并填充深的源漏接触孔，使得接触金属层三面包围了 M0SFET的源漏区，增大了源漏区接触面积，减小了接触电阻，并且提闻了应力效应。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1至图14为依照本专利技术的FinFET制造方法各步骤的剖面示意图；图15为依照本专利技术的FinFET的示意性透视图；以及图16为依照本专利技术的FinFET制造方法的示意性流程图。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成栅极堆叠、栅极堆叠两侧的源漏区；在器件上形成层间介质层，覆盖源漏区和栅极堆叠；在层间介质层上形成掩模图形，具有开口，对应于源漏区上方；以掩模图形为掩模，刻蚀层间介质层，形成源漏接触孔，暴露源漏区的顶部和至少一部分侧壁；在源漏接触孔中形成接触金属层，其中相邻的接触金属层通过栅极堆叠自动隔离。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11