本发明专利技术提供一种FinFET器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有多个鳍片，在鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖半导体衬底的表面、鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；形成覆盖衬垫氧化物层的缓冲层，以避免后续实施的工艺对鳍片的高度和特征尺寸造成损失；沉积隔离材料层，以完全填充鳍片之间的间隙；实施高温退火，以使隔离材料层致密化；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层和部分隔离材料层，以露出鳍片的部分。根据本发明专利技术，通过形成覆盖衬垫氧化物层的缓冲层，以避免后续实施的工艺对鳍片的高度和特征尺寸造成损失。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，具体而言涉及一种FinFET器件及其制造方法、电子 目.ο
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。现有技术通常采用以下工艺步骤形成FinFET的鳍片:首先，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍片；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。在上述工艺过程中，沉积形成所述隔离结构时，通常采用具有可流动性的化学气相沉积(FCVD)来形成构成所述隔离结构的材料。实施FCVD工艺之后，需要实施高温退火来处理构成所述隔离结构的材料，在此过程中，由于发生氧化的缘故，鳍片的高度和特征尺寸均会产生一定程度的损失，进而影响FinFET的性能。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种FinFET器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；形成覆盖所述衬垫氧化物层的缓冲层，以避免后续实施的工艺对所述鳍片的高度和特征尺寸造成损失；沉积隔离材料层，以完全填充所述鳍片之间的间隙；实施高温退火，以使所述隔离材料层致密化；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层和部分所述隔离材料层，以露出所述鳍片的部分。在一个示例中，所述鳍片的宽度全部相同，或者所述鳍片分为具有不同宽度的多个鳍片组。在一个示例中，形成所述鳍片的工艺步骤包括:在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，形成用于蚀刻所述半导体衬底以在其上形成所述鳍片的多个彼此隔离的掩膜；蚀刻所述半导体衬底以在其上形成所述鳍片。在一个示例中，采用自对准双图案工艺实施所述图案化过程。 在一个示例中，所述硬掩膜层包括自下而上层叠的氧化物层和氮化硅层。在一个示例中，采用现场蒸汽生成工艺形成所述衬垫氧化物层，采用原子层沉积工艺形成所述缓冲层，采用具有可流动性的化学气相沉积工艺实施所述沉积。在一个示例中，所述缓冲层为薄层多晶硅层。在一个示例中，所述高温退火的温度为700°C -1000°C。在一个示例中，实施所述硬掩膜层的去除包括:先采用湿法蚀刻去除所述硬掩膜层中的氮化硅层；再采用SiCoNi蚀刻去除所述硬掩膜层中的氧化物层。在一个示例中，采用SiCoNi蚀刻去除部分所述隔离材料层。在一个实施例中，本专利技术还提供一种采用上述方法制造的FinFET器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述FinFET器件。根据本专利技术，通过形成覆盖所述衬垫氧化物层的缓冲层，以避免后续实施的工艺对所述鳍片的高度和特征尺寸造成损失。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1H为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的FinFET器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。参照图1A-图1H，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在一个实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100上形成有多个鳍片100’，鳍片100’的宽度全部相同，或者鳍片100’分为具有不同宽度的多个鳍片组。形成鳍片100’的工艺步骤包括:在半导体衬底100上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层101和氮化硅层102 ；图案化所述硬掩膜层，形成用于蚀刻半导体衬底100以在其上形成鳍片100’的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底100以在其上形成鳍片100’。接着，如图1B所示，形成衬垫氧化物层103，以覆盖半导体衬底100的表面、鳍片100’的侧壁以及所述硬掩膜层的侧壁和顶部。在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层103。接着，如图1C所示，形成覆盖衬垫氧化物层103的缓冲层104，以避免后续实施的工艺对鳍片100’的高度和特征尺寸造成损失。在一个实施例中，采用原子层沉积工艺(ALD)形成缓冲层104，缓冲层104优选为薄层多晶硅层。接着，如图1D所示，沉积隔离材料层105，以完全填充鳍片100’之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。隔离材料层105的材料优选氧化物，例如HARP。接着，如图1E所示，实施高温退火，以使隔离材料层105致密化。在实施高温退火的过程中，缓冲层104发生氧化转变为衬垫氧化物层103，从而保护鳍片100’的表面不产生氧化，避免引起鳍片100’的高度和特征尺寸的损失。在一个示例中，所述高温退火的温度为 7000C -1OOO0Cc,接着，如图1F所示，执行化学机械研磨，直至露出所述硬掩膜层的顶部。接着，如图1G所示，去除所述硬掩膜层中的氮化硅层102。在一个实施例中，采用湿法蚀刻去除氮化硅层102，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。接着，如图1H所示，去除所述硬掩膜层中的氧化物层101和部分隔离材料层105，以露出鳍片100’的部分，进而形成具有本文档来自技高网...
【技术保护点】
一种FinFET器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；形成覆盖所述衬垫氧化物层的缓冲层，以避免后续实施的工艺对所述鳍片的高度和特征尺寸造成损失；沉积隔离材料层，以完全填充所述鳍片之间的间隙；实施高温退火，以使所述隔离材料层致密化；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层和部分所述隔离材料层，以露出所述鳍片的部分。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵海，陈林林，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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