能通过各种路径输入信号的层叠半导体装置和半导体系统制造方法及图纸

一种半导体装置包括控制信号接收部。控制信号接收部可以通过从层叠芯片测试部、控制信号接口部和测试设置部之中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2014年3月10日向韩国知识产权局提交的申请号为10-2014-0027735的韩国专利申请的优先权，其全部内容通过引用合并于此如同全文列出。
各种实施例通常涉及半导体装置，并且更具体地涉及具有多个层叠芯片的半导体装置和具有该半导体装置的半导体系统。
技术介绍
为了增强对半导体装置内给定空间的利用，已经提出了在单个封装体中层叠且封装多个芯片的三维(3D)半导体装置。通过垂直地层叠两个芯片或更多芯片，3D半导体装置实现了给定空间内的最大集成。3D半导体装置可以具有层叠的多个芯片(相同类型的芯片)。这些芯片还可以通过电线、金属线或边缘布线彼此耦接。多个芯片还可以通过使用“硅穿通孔”(Through Silicon Via,TSV)彼此耦接。通过使用“通孔”垂直地穿透多个层叠的芯片，TSV可以用来电耦接所有的层叠芯片。以这种方式，多个芯片可以作为单个半导体装置进行操作。半导体装置的封装尺寸可能依赖于或者可能受到用来耦接芯片的耦接方法的类型(即电线、金属线、边缘布线或TSV)的影响。
技术实现思路
在一个实施例中，半导体装置可以包括：控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。在一个实施例中，半导体装置可以包括：逻辑芯片；以及与逻辑芯片层叠的存储器芯片，其中，逻辑芯片包括：控制信号接口部，其适于从逻辑芯片测试部或控制器芯片中的任一个接收命令信号和地址信号。半导体装置还可以包括与控制信号接口部耦接且适于从控制信号接口部接收命令信号和地址信号的测试设置部，以及其中存储器芯片包括控制信号接收部，控制信号接收部适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。在一个实施例中，半导体装置可以包括：逻辑芯片；以及与逻辑芯片层叠的存储器芯片，其中逻辑芯片包括测试设置部，测试设置部适于储存用于设置与存储器芯片的操作有关的信息的命令信号和地址信号，以及其中存储器芯片包括：适于彼此独立操作的第一沟道区和第二沟道区。半导体装置还可以包括沟道选择部，沟道选择部适于响应于沟道选择信号来将测试设置部耦接至第一沟道区或第二沟道区中的任一个，以及其中，第一沟道区和第二沟道区包括第一控制信号接收部和第二控制信号接收部，第一控制信号接收部和第二控制信号接收部适于基于命令信号和地址信号分别设置与第一沟道区和第二沟道区中的对应一个的操作有关的信息。附图说明图1是图示表示根据一个实施例的半导体系统的实例的示意图；图2是图示表示根据一个实施例的层叠半导体装置的实例的示意图；图3是图示表示根据一个实施例的层叠半导体装置的实例的框图；图4是图示表示图3中所示的控制信号接收部的实例的框图；图5是图示表示根据一个实施例的层叠半导体装置的实例的框图；图6图示了表示使用根据以上参照图1至图5论述的实施例的半导体装置的系统的实例的框图。具体实施方式在下文中，以下将通过实施例的各种实例参照附图描述半导体装置。参见图1,半导体系统1可以包括衬底110和控制器芯片120。半导体系统1还可以包括层叠半导体装置130。衬底110可以是硅衬底。衬底110可以通过凸块111电耦接至控制器芯片120和每个层叠半导体装置130。衬底110可以具有信号路径。这些信号路径可以包括例如金属层和设置在其上的硅穿通孔。衬底110的信号路径可以使控制器芯片120和层叠半导体装置130电耦接。衬底110可以是提供用于控制器芯片120与层叠半导体装置130的数据通信的各种信号路径的中介体。控制器芯片120和层叠半导体装置130可以通过多个总线112通信。多个总线112可以包括数据总线、时钟总线和数据选通总线。多个总线112还可以包括命令总线、地址总线等。控制器芯片120可以通过多个总线提供数据、时钟、数据选通信号、命令信号以及地址信号，因此层叠半导体装置130可以储存数据。为了接收从层叠半导体装置130输出的数据，控制器芯片120可以提供数据、时钟、命令和地址。层叠半导体装置130的每个可以通过接收从控制器芯片120通过多个总线112输出的信号来储存数据或将储存的数据输出至控制器芯片120。控制器芯片120可以是存储控制器或主机处理器。控制器芯片120可以包括中央处理器(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或更多个处理核、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)或应用特定的IC。层叠半导体装置130可以是具有多个层叠存储器芯片的层叠存储装置。层叠半导体装置130可以包括像动态随机存取存储器(DRAM)这样的易失性随机存取存储装置。另外，层叠半导体装置130可以包括以下非易失性随机存取存储装置中的一个或组合：相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移力矩随机存取存储器(STTRAM)。半导体系统1可以提供在单个封装体中。半导体系统1可以实施为系统级封装(SIP)、芯片上系统、倒装芯片封装和/或多芯片封装。图2是图示表示根据一个实施例的层叠半导体装置2的实例的示意图。层叠半导体装置2可以对应于以上参照图1描述的层叠半导体装置130。参见图2，层叠半导体装置2可以包括逻辑芯片210。层叠半导体装置2还可以包括多个存储器芯片220和230。多个存储器芯片220和230可以顺序层叠在逻辑芯片210之上。逻辑芯片210与多个存储器芯片220和230中的每个可以通过穿通孔241和凸块242彼此电耦接。逻辑芯片210可以在图1中所示的控制器芯片120和多个存储器芯片220和230之间路由数据通信。逻辑芯片210可以将从控制器芯片120发送的数据、时钟、命令信号和地址信号传输至多个存储器芯片220和230。逻辑芯片210还可以将从多个存储器芯片220和230发送的数据传输至控制器芯片120。逻辑芯片210可以包括逻辑芯片测试部211和存储器接口部212。逻辑芯片210还可以包括测试设置部213。可以提供逻辑芯片测试部211以用于逻辑芯片210和层叠半导体装置2的测试。逻辑芯片测试部211可以由外部测试设备(未示出)直本文档来自技高网...

【技术保护点】
一种半导体装置，包括：控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部之中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。

【技术特征摘要】
2014.03.10 KR 10-2014-00277351.一种半导体装置，包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制
信号接口部和测试设置部之中的一个接收命令信号和地址信号来设置与存储器芯片的操
作有关的信息。
2.如权利要求1所述的半导体装置，其中，所述层叠芯片测试部配置成从所述半导
体装置的外部接收所述命令信号和所述地址信号。
3.如权利要求1所述的半导体装置，其中，所述控制信号接口部设置在逻辑芯片中
且与所述控制信号接收部耦接，所述逻辑芯片与所述存储器芯片层叠，以及所述控制信
号接口部配置成将从控制器芯片接收的所述命令信号和所述地址信号传输至所述控制信
号接收部。
4.如权利要求1所述的半导体装置，其中，所述测试设置部设置在逻辑芯片中，所
述逻辑芯片与所述存储器芯片层叠，以及所述测试设置部配置成储存被提供至所述控制
信号接收部的所述命令信号和所述地址信号。
5.如权利要求1所述的半导体装置，其中，所述控制信号接收部配置成响应于输出
路径选择信号来将由所述控制信号接收部设置的信息输出至所述层叠芯片测试部、所述
控制信号接口部和所述测试设置部之中的一个。
6.一种半导体装置，包括：
逻辑芯片；以及
与所述逻辑芯片层叠的存储器芯片，
其中，所述逻辑芯片包括：
控制信号接口部，其适于从逻辑芯片测试部或控制器芯片的任一个接收命令信号和
地址信号；以及
测试设置部，其与所述控制信号接口部耦接，并且适于从所述控制信号接口部接收
所述命令信号和所述地址信号，
其中，所述存储器芯片包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、所述
控制信号接口部和所述...

【专利技术属性】
技术研发人员：边相镇，高在范，丘泳埈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR