分离栅存储器件及其形成方法技术

一种分离栅存储器件及其形成方法。所述分离栅存储器件包括：半导体衬底；依次位于所述半导体衬底中的浮栅介质层和浮栅，所述浮栅的上表面齐平于或高于所述半导体衬底的上表面；依次位于所述浮栅上的控制栅介质层和控制栅；依次位于所述半导体衬底上的字线介质层和字线；位于相邻所述浮栅之间的所述半导体衬底中的源区以及位于所述字线远离所述浮栅一侧的所述半导体衬底中的漏区；位于相邻的所述控制栅之间的所述半导体衬底上的隧穿介质层和位于所述隧穿介质层上的擦除栅。本发明专利技术可以有效抑制器件微缩下的漏电流，降低分离栅存储器件的整体厚度，利于器件的小型化和应用的兼容性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型:模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，快闪存储器(flash memory)的发展尤为迅速。快闪存储器的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。快闪存储器主要包括叠层栅极快闪存储器和分离栅快闪存储器，其中，分离栅快闪存储器具有低编程电压、编程效率高的优点而得到广泛应用。图1给出了一个分离栅快闪存储器，包括:半导体衬底10 ;位于半导体衬底10上的擦除栅15 ;隧穿氧化层18，所述隧穿氧化层18部分位于半导体衬底10上，部分位于擦除栅15的侧壁；位于半导体衬底10内与擦除栅15相对的源区(图中未示出);位于擦除栅15两侧的浮栅结构和控制栅结构，所述浮栅结构包括位于半导体衬底10表面的浮栅介质层12a和位于浮栅介质层12a上的浮栅12，所述控制栅结构包括位于浮栅12表面的控制栅介质层13a和位于控制栅介质层13a上的控制栅13，位于浮栅结构和控制栅结构远离擦除栅15—侧的侧墙17 ;位于侧墙17远离擦除栅15—侧的半导体衬底10上的字线结构，字线结构包括位于半导体衬底10上的字线氧化层14a和位于字线氧化层14a上的字线14 ;位于字线14远离擦除栅15 —侧半导体衬底10内的漏区(图中未示出)。上述分离栅快闪存储器进行编程时，在控制栅13施加正电压，字线14施加一定电压使下方的沟道区打开，漏区施加负电流，源区和擦除栅15接一共同正电压，导电沟道中的电子会被加速从沟道区通过字线14和浮栅12之间的位于侧墙17以下的间隙(图1中虚线圆圈所示)跃迁到浮栅12，进而完成编程(写入)的动作；现有的分立栅快闪存储器进行擦除时，擦除栅15加正电压，其它端口全部接地，电子由浮栅12隧穿至擦除栅15，完成对浮栅12中电荷的擦除。但是随着器件的小型化发展，如何进一步降低分离栅存储器件的整体厚度以及有效抑制器件微缩后的漏电流就成为本领域技术人员亟待解决的问题。
技术实现思路
本专利技术解决的问题是提供一种，可以有效抑制器件微缩下的漏电流，降低分离栅存储器件的整体厚度，利于器件的小型化和应用的兼容性。为解决上述问题，本专利技术提供一种分离栅存储器件，包括:半导体衬底；依次位于所述半导体衬底中的浮栅介质层和浮栅，所述浮栅的上表面齐平于或高于所述半导体衬底的上表面；依次位于所述浮栅上的控制栅介质层和控制栅；依次位于所述半导体衬底上的字线介质层和字线；位于相邻所述浮栅之间的所述半导体衬底中的源区以及位于所述字线远离所述浮栅一侧的所述半导体衬底中的漏区；位于相邻的所述控制栅之间的所述半导体衬底上的隧穿介质层和位于所述隧穿介质层上的擦除栅。为解决上述问题，本专利技术还提供一种分离栅存储器件的形成方法，包括:提供半导体衬底；在所述半导体衬底中形成沟槽；在所述沟槽的底部和侧壁依次形成浮栅介质层和浮栅直至填充满所述沟槽，所述浮栅的上表面齐平于或高于所述半导体衬底的上表面；在所述浮栅上依次形成控制栅介质层和控制栅；在所述半导体衬底上依次形成字线介质层和字线；在相邻所述浮栅之间的所述半导体衬底中形成源区，在所述字线远离所述浮栅一侧的所述半导体衬底中形成漏区；在位于相邻的所述控制栅之间的所述半导体衬底上依次形成隧穿介质层和擦除栅。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的技术方案在不改变分离栅存储器件的操作原理的前提下，将大部分或全部的浮栅结构设置在半导体衬底中，从而可以降低分离栅存储器件的整体厚度，更好地与逻辑器件工艺进行兼容；由于浮栅结构的位置被下移，从而能够实现分离栅存储器件的立体缩小，更容易实现分离栅存储器件的小型化；浮栅介质层不仅位于浮栅的底部，而且还会位于浮栅的至少部分侧面，从而增大了沟道的长度，减小了漏电流；浮栅结构被半导体衬底包住，并以浮栅介质层加以隔离，从而数据保留的可靠性能更好。【附图说明】图1是现有技术中一种分离栅存储器件的结构示意图；图2至图17是本专利技术实施例中分离栅存储器件的形成方法各步骤对应的结构示意图。【具体实施方式】正如
技术介绍
部分所述，现有技术中分离栅存储器件的浮栅结构、字线结构和擦除栅结构都是位于半导体衬底上，控制栅结构位于浮栅结构上，从而当认为浮栅结构、字线结构、擦除栅结构和控制栅分别为单层结构时，位于半导体衬底上的浮栅结构和控制栅结构为叠层结构，从而使得半导体衬底上既有单层结构，又有叠层结构，不利于降低分离栅存储器件的厚度，且不利于分离栅存储器件的小型化；由于逻辑器件多为单层结构，其厚度随着工艺的微缩越来越薄，从而现有的分离栅存储器件很难实现与逻辑器件的兼容。针对上述问题，本专利技术提供了一种，通过将至少部分浮栅结构设置在半导体衬底中，从而可以降低分离栅存储器件的厚度，更好地与逻辑器件进行兼容；由于浮栅结构的位置被下移，从而能够实现分离栅存储器件的立体缩小，更容易实现分离栅存储器件的小型化；浮栅介质层不仅位于浮栅的底部，而且还会位于浮栅的至少部分侧面，从而增大了沟道的长度，减小了漏电流；浮栅结构被半导体衬底包住，并以浮栅介质层加以隔离，从而数据保留的可靠性能更好。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。本专利技术实施例提供了一种分离栅存储器件的形成方法，可以包括以下步骤:步骤SI，提供半导体衬底；步骤S2，在所述半导体衬底中形成沟槽；步骤S3，在所述沟槽的底部和侧壁依次形成浮栅介质层和浮栅直至填充满所述沟槽，所述浮栅的上表面齐平于或高于所述半导体衬底的上表面；步骤S4，在所述浮栅上依次形成控制栅介质层和控制栅；步骤S5，在位于相邻的所述控制栅之间的所述半导体衬底中形成源区，并在所述源区上依次形成隧穿介质层和擦除栅；步骤S6，在所述半导体衬底上依次形成字线介质层和字线，并去除部分所述擦除栅和所述隧穿介质层以暴露出部分所述源区；步骤S7，在所述字线远离所述浮栅一侧的所述半导体衬底中形成漏区；步骤S8，在暴露出的所述源区、所述漏区、所述字线、所述控制栅和所述擦除栅上分别依次形成金属硅化物和导电插塞。本实施例通过改变浮栅结构的位置，从而可以降低分离栅存储器件的厚度，利于器件的小型化，且可以减小漏电流，提高浮栅结构的数据保留可靠性。参考图2所示，提供半导体衬底100，并在所述半导体衬底100上依次形成衬垫氧化层110、第一硬掩膜层120和第一光刻胶图案130。...

【技术保护点】
一种分离栅存储器件，其特征在于，包括：半导体衬底；依次位于所述半导体衬底中的浮栅介质层和浮栅，所述浮栅的上表面齐平于或高于所述半导体衬底的上表面；依次位于所述浮栅上的控制栅介质层和控制栅；依次位于所述半导体衬底上的字线介质层和字线；位于相邻所述浮栅之间的所述半导体衬底中的源区以及位于所述字线远离所述浮栅一侧的所述半导体衬底中的漏区；位于相邻的所述控制栅之间的所述半导体衬底上的隧穿介质层和位于所述隧穿介质层上的擦除栅。

【技术特征摘要】

【专利技术属性】
技术研发人员：周儒领，詹奕鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31