利用分裂槽栅快闪存储器实现四位存储的方法技术

本发明专利技术公开了利用分裂槽栅快闪存储器实现四位存储的方法，所述分裂槽栅快闪存储器如专利号为200710105964.2中国专利中所述，在该快闪存储器的两个沟槽与沟道接触的一侧区域采用沟道热电子注入的方法实现对电子的编程；而在两个沟槽与源或漏接触的一侧区域采用FN注入的方法实现对电子的编程。从而通过编程模式的改变实现四位存储的功能，使得这种器件在性能得到提升的同时，存储密度也有较大的改善。

【技术实现步骤摘要】

本专利技术属于超大规模集成电路中的非挥发性半导体存储器
，具体涉及一种槽栅结构的多位快闪存储器的存储方法。
技术介绍
半导体存储器作为当前半导体产业中发展最快的部分之一，一直以来是业界的研究热点。尤其在当前各类消费电子类产品广泛普及的情况下，人们对高性能半导体存储器的需求日益增加。其中快闪存储器(Flash memory，也称作闪存)以其与MOS工艺兼容、存储性能优越等优点，在当前存储器市场中占有很大的份额。目前市面上的快闪存储器按照存储电荷的方式主要分为两种类型：以导体如多晶硅存储电荷的浮栅闪存(Floating Gate Flash Memory)；以氮化硅陷阱层存储电荷的分离陷阱闪存(Discrete-trap Flash Memory)。浮栅闪存(Floating Gate Flash Memory)存储的电荷在多晶硅浮栅中是连续分布的。如果在隧穿氧化层中存在有泄漏通道时，浮栅上所有存储的电子就会由此通道泄露掉。因此，在小尺寸下氧化层厚度普遍较薄的情况下，这种结构的快闪存储器就会面临严重的可靠性方面的问题。而分离陷阱(Discrete-trap)闪存由于其存储的电荷是局域化的，并不连续，所以在某一区域出现泄漏通道后，只是泄漏掉通道处的电荷，其他区域的电荷可以很好的保存，因此可以在一定程度上提高整个存储器件的可靠性，尤其在小尺寸的薄氧化层下，这种可靠性的提高更为明显。除了在可靠性方面的改善以外，由于电荷在氮化硅陷阱层的存储并不连续，因此可以在陷阱层的两端存储电荷实现两位存储的功能，提高存储密度。但是，随着工艺节点不断减小，传统的分离陷阱闪存的有效沟道长度不断减小，存储在沟道两端的电荷由于距离较近，存在比较严重的互相串扰。为此，一些新的器件结构不断提出，用以解决这方面的问题，如中国专利技术专利《一种分裂槽栅快闪存储器及其制备方法》(ZL 200710105964.2)中提到的分裂槽栅快闪存储器就是其中一种。该结构属于平面结构，如图1所示，在沟道之上依次为隧穿氧化层206、氮化硅陷阱层205、阻挡氧化层204和多晶硅控制栅203(或者金属栅)；该结构的源209、漏210和沟道202之间各有一个相同结构的沟槽，沟槽的一部分槽面与沟道接触，另一部分槽面与源或漏接触，沟道区域形成分裂槽栅结构，由中间的平面沟道和与沟槽对应的两个非平面沟道组成了整个器件的沟道；控制栅和栅堆栈结构完全覆盖沟槽和沟道，控制栅有两个与沟槽对应的突出部。在同样地工艺节点下，该器件提高了有效沟道长度，有效解决了两个存储位的串扰问题。
技术实现思路
本专利技术的目的在于针对目前电子市场上对高密度非挥发性半导体存储器的巨大需求，基于中国专利200710105964.2提出的器件结构，通过编程模式的改变实现四位存储的功能，使得这种器件在性能得到提升的同时，存储密度也有较大的改善。本专利技术的技术方案如下：一种利用分裂槽栅快闪存储器实现四位存储的方法，所述分裂槽栅快闪存储器基于平面结构，在沟道之上依次为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和控制栅；沟道的两端与源、漏之间各有一个相同结构的沟槽，沟槽的一侧与沟道接触，另一侧与源或漏接触；在沟道区域形成分裂槽栅结构，沟道由中间的平面沟道和与沟槽对应的两个非平面沟道组成；由隧穿氧化层、氮化硅陷阱层和阻挡氧化层组成的栅堆栈结构和控制栅完全覆盖沟槽和沟道，控制栅有两个与沟槽对应的突出部；其特征在于，在两个沟槽与沟道接触的一侧区域(即沟槽靠近沟道的内侧区域)采用沟道热电子注入(Channel Hot Electron Injection，CHEI)的方法实现对电子的编程；而在两个沟槽与源或漏接触的一侧区域(即沟槽靠近源漏的外侧区域)采用FN(Fowler-Nordheim)注入的方法实现对电子的编程，从而实现四位存储。分裂槽栅快闪存储器的制备及其相关参数参见专利号为200710105964.2的中国专利《一种分裂槽栅快闪存储器及其制备方法》，在此援引加入该专利的内容。传统的分离陷阱型快闪存储器利用沟道热电子注入的方法来实现对电子的编程。一般情况下，为了提高存储密度，多采用交换源漏的方法，分别在靠近源、漏两端的位置实现两位编程。在本专利技术中，对于分裂槽栅结构的快闪存储器也按照这种传统的方法，分别在沟槽靠近沟道的内侧区域(见图1中的A、B区域)让电子注入进氮化硅陷阱层中。这种局域化注入并存储的电子就实现了存储功能。为实现两位编程的效果，在进行读操作时源漏定义与编程时相反，然后施加较小的控制栅电压，在不进行误编程的前提下读取漏端电流，依其大小来判断存储状态：当沟槽内侧氮化硅陷阱层中存有电子时，漏端电流较小；当未存有电子时，漏端电流较大。进一步的，本专利技术在上述两位编程效果的基础上，针对所述分裂槽栅结构的快闪存储器，采用FN编程的方法，在沟槽靠近源漏的外侧区域(见图1中的C、D区域)分别形成电子的注入，使得在沟槽外侧的氮化硅陷阱层中有电子存储。这部分存储在沟槽外侧氮化硅陷阱层中电子的存在，使得读得的GIDL(Gate Induced Drain Leakage)电流与该区域未存储电子时有很大的区别，这样就可以在两个沟槽外侧的氮化硅陷阱层中分别形成一个存储位。存储在沟槽内、外两侧氮化硅陷阱层中的电子可以通过FN的方法擦除。具体而言，就是在控制栅加合适的负压，源、漏和衬底加合适的正压，使得沟槽外侧氮化硅陷阱层中存储的电子和沟槽内侧氮化硅陷阱层中存储的电子一起被擦除掉。当在两个沟槽的外侧区域使用FN注入的方法，在沟槽的内侧区域使用沟道热电子注入的方法，使得四个区域的氮化硅陷阱层存储电荷。存储在沟槽内侧氮化硅陷阱层中的电子使得沟道电流相异于无电荷存储的情况；存储在沟槽外侧氮化硅陷阱层中的电子使得GIDL电流相异于无电荷存储的情况。这样就实现了同一个存储单元完成四位存储的功能。附图说明图1是分裂槽栅快闪存储器的剖面结构示意图，其中：201-体硅衬底(p-掺杂)；202-分裂槽栅结构的沟道(分为三部分，两端各有-个与沟槽对应的非平面沟道，中间为平面沟道)；203-控制栅(有两个与沟槽对应的突出部)；204-阻挡氧化层；205-氮化硅陷阱层；206-遂穿氧化层；207-氮化硅侧墙；208-氧化硅侧墙；209-n+源端(或漏端)；210-n+漏端(或源端)。具体实施方式下面通过实施例进一步详细阐述本专利技术的主要内容。对于本专利技术实际操作中的主要方式，以下分沟槽内侧的氮化硅陷阱层存储位和沟槽外侧氮化硅陷阱层存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种利用分裂槽栅快闪存储器实现四位存储的方法，所述分裂槽栅快闪存储器基于平面
结构，在沟道之上依次为隧穿氧化层、氮化硅陷阱层、阻挡氧化层和控制栅；沟道的两
端与源、漏之间各有一个相同结构的沟槽，沟槽的一侧与沟道接触，另一侧与源或漏接
触；在沟道区域形成分裂槽栅结构，沟道由中间的平面沟道和与沟槽对应的两个非平面
沟道组成；由隧穿氧化层、氮化硅陷阱层和阻挡氧化层组成的栅堆栈结构和控制栅完全
覆盖沟槽和沟道，控制栅有两个与沟槽对应的突出部；其特征在于，在两个沟槽与沟道
接触的...

【专利技术属性】
技术研发人员：秦石强，黄如，蔡一茂，唐粕人，唐昱，谭胜虎，黄欣，潘越，
申请(专利权)人：北京大学，
类型：发明
国别省市：