双分离栅快闪存储器的访问方法技术

一种双分离栅快闪存储器的访问方法，所述访问方法包括：将至少一个数据序列的每位数据对应写入一个存储单元的第一存储位和第二存储位。本发明专利技术技术方案提供的双分离栅快闪存储器的访问方法，在将配置信息从存储器中读出时，增大了电流读取余量，减小了将配置信息从存储器中读出时出错的几率。

【技术实现步骤摘要】

本专利技术涉及存储器
，特别涉及一种。
技术介绍
在芯片的生产过程中，由于制造工艺的偏差，会造成芯片的时序和内部电压不一致，即存在偏差。在芯片测试过程中，会测出所有芯片的时序和电压信息，对存在偏差的芯片进行调整，并把调整信息记录下来，供系统的中央处理器调用，调整信息即为芯片的配置信息。配置信息通常包括同步等待时间、突发读取等待时间、突发写入等待时间等。由于系统的中央处理器无法直接对芯片的配置信息进行调用，因此，需要将写入存储器中的芯片配置信息传入中央处理器中的寄存器，供中央处理器调用。快闪存储器(flash memory)作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。图1是现有一种双分离栅快闪存储阵列的结构示意图。参考图1，所述双分离栅快闪存储器阵列包括多个存储单元，以及用于选择所述存储单元并提供驱动信号的多条位线、字线以及控制栅线。所述存储单元为双分离栅快闪晶体管结构，每一存储单元包括两个存储位，第一存储位和第二存储位，以及两个存储位共用的中间电极，如存储单元Ml中包括第一存储位Cll和第二存储位C12，存储单元M2中包括第一存储位C21和第二存储位C22，存储单元M3中包括第一存储位C31和第二存储位C32，存储单元M4中包括第一存储位C41和第二存储位C42，存储单元Mn中包括第一存储位Cnl和第二存储位Cn2。现有技术中，将芯片的配置信息写入图1所示的存储阵列。所述配置信息由多个数据序列组成，每个数据序列为8bits(8位)。每次写入一个数据序列，Ibit对应写入一个存储位。以存储的配置信息是一个8bits数据序列11000101为例,依次将配置信息每一位写入一个存储位，即从第一行存储单元的第一存储位Cll写第一位数据I,第一存储位C21写第二位数据1，第一存储位C31写第三位数据0，第一存储位C41写第四位数据0，直到第一存储位Cnl中也写入信息(第一行存储单元的第一存储位均写满)，再从第一行存储单元的第二存储位C12开始写入配置信息。为描述方便，假定图1中的η为4，则将数据序列11000101写入后，第一存储位Cl I存1，第一存储位C21存1，第一存储位C31存0，第一存储位C41存0，第二存储位C12存0，第二存储位C22存I，第二存储位C32存O，第二存储位C42存I。然而，在将配置信息从图1所示的存储阵列中读出时，读出的配置信息很容易发生错误，造成传入寄存器中的配置信息发生错误。更多关于芯片配置信息的存储方法的技术方案可以参考申请号为201110036145.3、专利技术名称为非易失性存储装置及用于处理其配置信息的方法的中国专利申请文件。
技术实现思路
本专利技术解决的是将芯片配置信息读出时出错几率高的问题。为解决上述问题，本专利技术提供了一种，所述访问方法包括:将至少一个数据序列的每位数据对应写入一个存储单元的第一存储位和第二存储位。可选的，所述至少一个数据序列组成芯片的配置信息。可选的，所述芯片的配置信息为8bits至64K bits。可选的，一个数据序列为8bits。可选的，所述访问方法还包括:步骤1，依次读取存储单元的第一存储位中存储的数据，形成第一数据序列，并对所述第一数据序列进行验证；步骤2，依次读取存储单元的第二存储位中存储的数据，形成第二数据序列，并对所述第二数据序列进行验证；步骤3，在所述第一数据序列和第二数据序列均通过验证时，将所述第一数据序列或第二数据序列存入中央处理器中的寄存器。可选的，所述访问方法还包括:步骤4，在所述第一数据序列和/或第二数据序列未通过验证时，执行步骤I和步骤2。可选的，所述验证包括奇偶校验和电压验证。与现有技术相比，本专利技术技术方案提供的具有以下有益效果:将配置信息的每位数据对应写入双分离栅快闪存储器中一个存储单元的第一存储位和第二存储位，即每个存储单元的两个存储位存储相同的信息，在将配置信息从存储器中读出时，增大了电流读取余量，减小了将配置信息从存储器中读出时出错的几率。另一方面，利用本技术方案提供的对从存储器中读取出的配置信息进行验证时，对存储于第一存储位中的第一数据序列和存储于第二存储位中的第二数据序列均要进行验证，只有第一数据序列和第二数据序列同时通过验证时，才将配置信息存入寄存器，减小了将错误的配置信息存入寄存器的几率。附图说明图1是现有的一种双分离栅快闪存储阵列的结构示意图；图2是本专利技术实施方式的流程示意图。具体实施例方式正如
技术介绍
中所描述的，将芯片配置信息从双分离栅快闪存储阵列中读出后，读出的配置信息很容易发生错误。为了更好地理解本专利技术技术方案的原理和效果，下面对本专利技术技术方案所要解决的技术问题做以详细分析。读取芯片配置信息是在包括中央处理器和芯片的系统上电期间，系统的电源电压尚未达到稳定，读取配置信息需要的参考电压也没有稳定，因此，从存储器中读取出的电流值低于在电源电压稳定状态下读取的电流值，即读取电流余量较小。所谓读取电流余量，是指从存储器中读取的电流与电流界限之间的差值。电流界限是判断读取到的信息为I或O的标准，若读取到的电流低于电流界限，读取到的信息为O ;反之，读取到的信息为I。通常，电流界限为10 μ Ao例如，对于一个存储I的存储位，在电源电压稳定时，读取到的电流为15μΑ，读取电流余量则为5μ A ;若在系统的上电期间读取，读取到的电流值低于电源电压稳定状态下读取到的电流值，假定为12 μ Α,读取出的数据没有产生错误，但是读取电流余量减小了，为2μ Ao本技术方案的专利技术人观察到，出现错误的数据多读取于同一存储单元存储不同的数据的两个存储位。经过研究发现，在读取配置信息时，由于双分离栅快闪存储阵列的结构，同一存储单元的两个存储位存储不同的信息时会相互影响。具体地，读取一个存储位中的信息时，读取到的电流会通过同一存储单元中的另一个存储位，另一个存储位可等效为一个电阻。并且，若另一个存储位存储的信息为1，则等效成的电阻阻值较小；若另一个存储位存储的信息为0，则等效成的电阻阻值较大。如果一个存储单元中的一个存储位存储1，另一个存储位存储0，则读取存储I的存储位时，读取到的电流会因受到另一个存储位等效成的电阻的限制变小。综合上述两个原因，本专利技术技术方案需要同时解决芯片配置信息读取电压不稳定和等效电阻减小读取电流两个技术问题。例如，同一个存储单元中的两个存储位分别存O和1，在读取存I的存储位时，由于电源电压未稳定的影响，读取出的电流值已经低于在电源电压稳定时读取的电流值，同时受另一个存储位等效成的电阻的限制，从存储I的存储位读出的电流值更小，可能低于电流界限，造成从存储I的存储位读出的信息为O。对图1所示的存储单元Μ1，第一存储位Cll存储的1，第二存储位C12存储的0，则读取第一存储位Cll存储的配置信息时，电流由位线BLl经第一存储位CU、第二存储位C12流向位线BL2，第二存储位C12等效为一阻值较大的电阻，电源电压未稳定时，读取到的电流受到等效电阻的限制，可能将第一存储位CU读为O ;读取第二存储位C12存储的配置信息时，电流由位线BLl经第一存储位CU、第二存储位C12流向位线BL2，第本文档来自技高网...

【技术保护点】
一种双分离栅快闪存储器的访问方法，其特征在于，包括：将至少一个数据序列的每位数据对应写入一个存储单元的第一存储位和第二存储位。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：