二晶体管快闪存储器及二晶体管快闪存储器的编程方法技术

本发明专利技术公开了一种二晶体管快闪存储器和二晶体管快闪存储器的编程方法。二晶体管快闪存储器包括存储单元阵列、行驱动器、读/写电路、产生高压的充电泵和被配置为将高压传递给行驱动器、读/写电路和存储单元阵列的控制逻辑。如果编程，则行驱动器和读/写电路施加电压以使得在与选择的存储单元不同行上的未选择的存储单元中的单元晶体管的控制栅极浮置。

【技术实现步骤摘要】

在此描述的本专利技术构思的一些示例实施例涉及一种半导体存储器，并且更具体地，涉及一种二晶体管(2-transistor)快闪存储器和/或对二晶体管快闪存储器编程的方法。
技术介绍
半导体存储设备是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体制造的存储设备。将半导体存储设备分类为易失性存储设备和非易失性存储设备。易失性存储设备可能在断电时失去存储的内容。易失性存储设备包括静态RAM(SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)等。非易失性存储设备即使在断电时也可以保留存储的内容。非易失性存储设备包括只读存储器(ROM)、可编程R0M(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM (EEPR0M)、快闪存储设备、相变RAM (PRAM)、磁RAM (MRAM)、阻抗 RAM (RRAM)、铁电 RAM (FRAM)等。嵌入式系统可以使用包括由单元晶体管和选择晶体管形成的存储单元的二晶体管快闪存储器。
技术实现思路
本专利技术构思的一些示例实施例提供了一种二晶体管快闪存储器，包括:存储单元阵列，包括多个存储单元，每个存储单元具有串联连接的单元晶体管和选择晶体管；行驱动器，经由全局控制线和字节选择晶体管连接至同一行上的存储单元的单元晶体管，该行驱动器经由字线连接至同一行上的存储单元的选择晶体管；读/写电路，经由全局位线和扇区选择晶体管连接至同一列上的多个存储单元，并且该读/写电路被配置为经由字节控制线来控制字节选择晶体管；充电泵，被配置为产生高压；以及控制逻辑，被配置为向行驱动器、读/写电路和存储单元阵列传递高压，其中，如果编程，则行驱动器和读/写电路被配置为施加电压以使得在与选择的存储单元不同行上的未选择存储单元中的单元晶体管的控制栅极被浮置。在一些示例实施例中，如果编程，则行驱动器和读/写电路向与在与选择的存储单元不同行上的未选择的存储单元对应的全局控制线和字节控制线施加相同电压。在一些示例实施例中，如果编程，则行驱动器和读/写电路被配置为向与在与选择的存储单元不同行上的未选择的存储单元对应的全局控制线和字节控制线施加同一负中压。在一些示例实施例中，如果编程，则行驱动器和读/写电路向与在与选择的存储单元不同行上的未选择的存储单元对应的全局控制线和字节控制线施加地电压。在一些示例实施例中，如果编程，则行驱动器向选择的全局控制线施加第一正高压，并且读/写电路向未选择的字节控制线施加第二正高压。在一些示例实施例中，如果编程，则连接至与在与选择的存储单元不同行上的未选择的存储单元对应的全局控制线和字节控制线的字节选择晶体管被该全局控制线和字节选择晶体管的电压截止。在一些示例实施例中，所述多个存储单元形成第一扇区和第二扇区，第一和第二扇区的每个中的存储单元形成多个串，每个串包括串联连接的多个存储单元。在一些示例实施例中，所述多个串中的每个经由对应的扇区选择线连接至全局位线。在一些示例实施例中，如果编程，则选择晶体管和单元晶体管的公共源级被浮置。在一些示例实施例中，如果编程，则向选择的全局位线施加负高压，并向未选择的全局位线施加地电压。本专利技术构思的一些示例实施例还提供了 一种二晶体管快闪存储器的编程方法，二晶体管快闪存储器包括多个存储单元，每个存储单元具有串联连接的单元晶体管和选择晶体管，在同一行中的单元晶体管经由字节选择晶体管连接至同一全局控制线，并且在同一列中的存储单元经由扇区选择晶体管连接至同一全局位线。该编程方法包括:通过向选择的存储单元的单元晶体管施加编程电压来执行编程；并且通过使在与选择的存储单元不同行上的未选择的存储单元中的单元晶体管的控制栅极浮置来执行编程禁止。在一些示例实施例中，执行编程包括:向连接至未选择的存储单元的单元晶体管的全局控制线和连接至全局控制线的字节选择晶体管的栅极施加相同电压。在一些示例实施例中，向连接至未选择的存储单元的单元晶体管的全局控制线和连接至全局控制线的字节控制晶体管的栅极施加同一负中压。在一些示例实施例中，向连接至未选择的存储单元的单元晶体管的全局控制线和连接至该全局控制线的字节选择晶体管的栅极施加地电压。在一些示例实施例中，与未选择的存储单元的控制栅极连接的字节选择晶体管被截止。本专利技术构思的一些示例实施例还提供了一种二晶体管快闪存储器，包括:行驱动器，经由字节选择晶体管连接至一行的多个存储单元中的每个的单元晶体管，及读/写电路，被配置为控制所述字节选择晶体管，其中，如果对选择的存储单元编程，则行驱动器和读/写电路被配置为施加电压以使得在与选择的存储单元不同行上的未选择的存储单元中的单元晶体管的控制栅极浮置。在一些示例实施例中，行驱动器和读/写电路被配置为如果未选择的存储单元在选择的列中，则仅使该未选择的存储单元中的单元晶体管的控制栅极浮置，所选择的列具有包括选择的存储单元的多个存储单元。本专利技术构思的一些示例实施例提供了一种二晶体管快闪存储器，包括:多个行，每行包括多个存储单元，每个存储单元包括单元晶体管；及连接至每个单元晶体管的字节选择晶体管，并且如果对选择的存储单元编程，则所述字节选择晶体管被配置为使在与选择的存储单元不同行上的未选择的存储单元中的单元晶体管的控制栅极浮置。在一些示例实施例中，所述字节选择晶体管被配置为从控制逻辑接收电压，以便使未选择的存储单元中的单元晶体管的控制栅极浮置。在一些示例实施例中，字节选择晶体管被配置为如果未选择的存储单元位于所选择的列中，则仅使该未选择的存储单元中的单元晶体管的控制栅极浮置，所选择的列具有包括选择的存储单元的多个存储单元。附图说明从下面参照附图的描述中，以上和其它目标和特征将变得清楚，其中遍及各种图相似的参考标号指代相似的部分，除非另外指定，并且其中:图1是示意地示出根据本专利技术构思的示例实施例的二晶体管快闪存储器的框图。图2是示意地示出图1中的存储单元阵列的图。图3是示意地示出根据示例实施例的、在相邻单元区域之间提供的两个相邻单元区域CA和字节选择区域BSA的图。图4是图3中的单元区域和字节选择区域的一部分的电路图。图5是示出根据示例实施例如果编程则施加到存储单元阵列的偏置条件的表。图6是描述如果编程则施加到图5中的偏置条件的电压的电路图。图7是示出根据图6中的偏置条件的存储单元的图。图8是描述根据本专利技术构思的示例实施例的编程方法的流程图。图9是描述图1中的编程方法的流程图。图1OA和图1OB是描述根据传统编程方法和本专利技术构思的示例实施例的编程方法的编程结果的图。图11是示意地示出根据本专利技术构思的示例实施例的嵌入式系统的框图。具体实施例方式在下文中参照附图更全面地描述示例实施例，在附图中示出本专利技术构思的示例实施例。但是，这些示例实施例可以以很多不同形式具体化，而不应该被认为限于这里阐述的示例实施例。更正确地，提供这些示例实施例使得此公开将透彻和完整，并将向本领域技术人员充分地传达本专利技术构思的示例实施例的范围。在所述图中，为了清楚可能夸大了层和区域的尺寸和相对尺寸。通篇相似的标号指代相似的元件。应该理解，虽然这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该被这些术语限制。这些术本文档来自技高网...

【技术保护点】
一种二晶体管快闪存储器，包括：存储单元阵列，包括多个存储单元，每个存储单元具有串联连接的（1）单元晶体管和（2）选择晶体管；行驱动器，经由全局控制线和字节选择晶体管连接至同一行上的存储单元的单元晶体管，该行驱动器经由字线连接至同一行上的存储单元的选择晶体管；读/写电路，经由全局位线和扇区选择晶体管连接至同一列上的多个存储单元中的每个，该读/写电路被配置为经由字节控制线来控制字节选择晶体管；充电泵，被配置为产生正高压；以及控制逻辑，被配置为将正高压传递给行驱动器、读/写电路和存储单元阵列，其中，如果编程，则行驱动器和读/写电路被配置为施加电压以使得在与选择的存储单元不同行上的未选择的存储单元中的单元晶体管的控制栅极被浮置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：全昌愍，朴元虎，金丙浩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：