一种半导体器件及其制备方法技术

本发明专利技术涉及一种半导体器件及其制备方法，包括：提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；执行退火步骤，以在所述源漏区中形成位错环。通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocation loop），通过半导体工艺模拟以及器件模拟工具（Technology Computer Aided Design，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件及其制备方法。
技术介绍
在集成电路制造领域，随着MOS晶体管的不断缩小，尤其是在纳米级别以下的工艺中，各种因为器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。为了解决上述问题采用高K栅极材料和金属栅来代替现有技术中常规的栅极结构，目前金属栅的形成过程为首先在半导体衬底101上形成栅极氧化物、栅极介质层以及掩膜层，以形成叠层，然后图案化所述叠层形成虚拟栅极103并形成间隙壁104，然后进行源漏注入形成源漏极102，接着蚀刻去除所述虚拟栅极103，然后沉积金属栅极，所述金属栅极可以包括函数金属层，阻挡层和金属材料层。随着器件尺寸的不断缩小，半导体器件中的应力工艺成为提高器件性能的关键因素，例如在PMOS晶体管中通过在PMOS的源漏上形成SiGe来增加应力，以提高器件的性能。现有技术中还大都在制备过程中形成接触孔蚀刻停止层（CESL），多晶硅表面组装技术（Surface Mounted Technology，SMT）以提高器件的性能，在高K金属栅极技术中，接触孔蚀刻停止层（CESL）应力技术是一个非常具有前景的应力技术，但是当所述多晶硅栅极结构替换为金属结构之后，所述接触孔蚀刻停止层（CESL）的应力不再有效。目前，在高K金属栅极的制备过程中由于接触孔蚀刻停止层（CESL）的作用不再那么明显，使器件的性能还具有明显的差距，需要考虑其他的新方法，以进一步提高NMOS通道应力，解决高K金属栅极制备过程中存在的上述问题，以提高器件的性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；执行退火步骤，以在所述源漏区中形成位错环。作为优选，所述预非晶化注入选用Ge或硅离子。作为优选，所述预非晶化注入选用Sb离子。作为优选，所述预非晶化注入的能量为40-80Kev。作为优选，所述预非晶化注入的剂量为5E14-2E15离子/cm2。作为优选，所述预非晶化注入的角度为0-20°。作为优选，所述预非晶化注入的角度是指离子注入方向与竖直方向之间的夹角。作为优选，所述退火步骤包括先执行尖峰退火，再执行扫描激光退火。作为优选，所述尖峰退火温度为1000-1050℃。作为优选，所述半导体器件为NMOS器件，所述NMOS器件中形成有高K金属栅极。本专利技术还提供了一种上述的方法制备得到的半导体器件，所述半导体器件的源漏区中形成有位错环。作为优选，所述位错环由所述源漏区伸向所述器件的沟道中。本专利技术为了克服目前存在问题，在高K金属栅极的制备过程中，在形成源漏的过程中选用高能量、高剂量的Ge或Sb进行预非晶化注入(Pre-amorphization Implantation,PAI)，所述预非晶化注入选用更高的离子注入能量，更高的离子注入剂量，注入角度为0-20°，其中所述注入角度是指离子注入方向和竖直方向之间的夹角，在进行预非晶化注入之后在所述MMOS器件的源漏区中形成一个较深的预非晶化注入层。然后进行尖峰退火(Spike Anneal)，然后再进行扫描激光退火（scanning laser anneal），以在所述NMOS器件的源漏区中形成位错环，所述位错将在所述器件的通道中引入拉伸应力，提高电子的迁移率，进而提高器件的性能。通过所述方法制备得到半导体器件通过透射电镜TEM对所述器件检测发现通过PAI的NMOS器件中在源漏区中形成伸向沟道的位错环（dislocation loop），通过半导体工艺模拟以及器件模拟工具（Technology Computer Aided Design，TCAD）进一步证实了所述位错环可以显著的增强所述NMOS沟道的应力（stress），所述NMOS器件可以获得超过10%的电流增益，使器件的性能进一步的提高。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1为现有技术的方法制备得到的半导体器件的结构示意图；图2为本专利技术的一具体地实施方式中制备得到的半导体器件的结构示意图；图3为本专利技术的一具体地实施方式中制备得到的半导体器件的结构的TEM图；图4为本专利技术的一具体地实施方式中制备得到的半导体器件的制备工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化注入层；执行退火步骤，以在所述源漏区中形成位错环。

【技术特征摘要】
1.一种半导体器件的制备方法，包括：
提供半导体衬底，并选用大原子质量的离子对拟形成源漏区的区域进行
高能量、高剂量、小角度的预非晶化注入，以在所述源漏区中形成预非晶化
注入层；
执行退火步骤，以在所述源漏区中形成位错环。
2.根据权利要求1所述的方法，其特征在于，所述预非晶化注入选用
Ge或硅离子。
3.根据权利要求1所述的方法，其特征在于，所述预非晶化注入选用
Sb离子。
4.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的能量
为40-80Kev。
5.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的剂量
为5E14-2E15离子/cm2。
6.根据权利要求1所述的方法，其特征在于，所述预非晶化注入的...

【专利技术属性】
技术研发人员：杨勇胜，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31