半导体器件制造技术

半导体器件包括：具有氧化物半导体层的晶体管；以及使用除氧化物半导体外的半导体材料所形成的逻辑电路。晶体管的源电极和漏电极之一电连接到逻辑电路的至少一个输入，并且至少一个输入信号通过晶体管施加到逻辑电路。晶体管的截止电流优选为小于或等于1×10-13A。

【技术实现步骤摘要】
【专利说明】 本申请是申请日为2010年9月29日的、申请号为"201080049798. 9"的、专利技术名 称为"半导体器件"的专利技术专利申请的分案申请。
所公开的专利技术涉及使用半导体元件的半导体器件、以及用于制造半导体器件的方 法。
技术介绍
使用半导体元件的存储元件被宽泛地分成两类：当停止供电时丢失存储数据的易 失性元件、以及即使在不供电时也保存存储数据的非易失性元件。 易失性存储元件的典型示例是DRAM (动态随机存取存储器）。DRAM以选择存储元 件中所包括的晶体管并且将电荷存储在电容器中的方式存储数据。 当从DRAM读取数据时，电容器中的电荷根据上述原理丢失；由此，每当读出数据 时就必需另一写入操作。此外，存储元件中所包括的晶体管具有漏电流，并且电荷即使在不 选择晶体管时也流入或流出电容器，以使数据保持时间较短。为此，另一写入操作（刷新操 作）按预定间隔进行是必要的，并且难以充分地降低功耗。此外，由于存储数据在停止供电 时丢失，因此为了使数据保持较长时间，需要使用磁性材料或光学材料的附加存储元件。 易失性存储元件的另一示例是SRAM(静态随机存取存储器）。SRAM通过使用诸 如触发器之类的电路来保存存储数据，并且由此不需要刷新操作。这意味着SRAM具有优 于DRAM的优点。然而，由于使用诸如触发器之类的电路，每存储容量的成本增大。此外，与 DRAM中一样，SRAM中的存储数据在停止供电时丢失。 非易失性存储元件的典型示例是闪存。闪存包括晶体管中的栅电极和沟道形成区 之间的浮动栅，并且通过将电荷保持在浮动栅中来存储数据。因此，闪存的优点在于，数据 保持时间极长（几乎是永久的），并且不需要在易失性存储元件中是必要的刷新操作（例 如，参见专利文献1)。 然而，存储元件中所包括的栅绝缘层因写入时所生成的隧穿电流而劣化，从而存 储元件在预定次数的写入操作之后停止其功能。为了减少该问题的不利影响，例如，采用了 均衡对存储元件的写入操作的次数的方法。然而，需要复杂的外围电路来实现该方法。此 外，采用这种方法不解决寿命的根本问题。换句话说，闪存不适合于其中频繁地重新写入数 据的应用。 另外，高电压对于将电荷保持在浮动栅中或去除电荷是必要的。此外，要花费相对 较长的时间来保持或去除电荷，并且不容易以高速进行写入和擦除。 日本公开专利申请No. S57-105889
技术实现思路
在输入信号需要保持在逻辑电路等中的情况下，上述存储元件被添加到逻辑电路 等。 然而，数据在上述易失性存储元件中保持短时间段，并且问题在于，易失性存储元 件不适合于使输入信号保持长时间段。此外，在停止向半导体器件供电、并且随后重新开始 继续该操作的情况下，信号需要再次输入到逻辑电路等。 非易失性存储元件适合于使信号保持长时间段，但是如果其用于其中频繁地重新 写入数据的半导体器件（诸如逻辑电路）则在操作速度和元件使用期方面存在问题。 鉴于以上内容，本专利技术的一个实施例的目的在于，提供具有其中可保持输入信号 的新结构的半导体器件。 本专利技术的一个实施例是其中使用氧化物半导体而形成的晶体管、以及使用非氧化 物半导体的材料而形成的晶体管相堆叠的半导体器件。例如，半导体器件可具有以下结构。 本专利技术的一个实施例是半导体器件，该半导体器件包括：具有氧化物半导体层的 晶体管；以及使用除氧化物半导体外的半导体材料而形成的逻辑电路。晶体管的源电极和 漏电极之一电连接到逻辑电路的至少一个输入，并且至少一个输入信号通过晶体管施加到 逻辑电路。 晶体管的截止电流优选小于或等于I X 10-13Α。 本专利技术的另一实施例是半导体器件，该半导体器件包括：具有第一栅电极、第一源 电极和第一漏电极的第一晶体管；具有第二栅电极、第二源电极和第二漏电极的第二晶体 管；以及具有第三栅电极、第三源电极和第三漏电极的第三晶体管。第一晶体管和第二晶体 管使用包含除氧化物半导体外的半导体材料的衬底来形成；第三晶体管包括氧化物半导体 层；第一漏电极和第二漏电极彼此电连接；并且第三源电极和第三漏电极之一、第一栅电 极以及第二栅电极彼此电连接。 在以上结构中，电容器优选被设置成电连接到第三源电极和第三漏电极之一、第 一栅电极以及第二栅电极。同样，优选第一晶体管是P沟道晶体管，而第二晶体管是η沟道 晶体管。 本专利技术的另一实施例是半导体器件，该半导体器件包括：具有第一栅电极、第一源 电极和第一漏电极的第一晶体管；具有第二栅电极、第二源电极和第二漏电极的第二晶体 管；以及具有第三栅电极、第三源电极和第三漏电极的第三晶体管。第一晶体管和第二晶体 管使用包含除氧化物半导体外的半导体材料的衬底来形成；第三晶体管包括氧化物半导体 层；第一漏电极和第二漏电极彼此电连接；第一源电极和第一栅电极彼此电连接；并且第 三源电极和第三漏电极之一以及第二栅电极彼此电连接。 在以上结构中，电容器优选被设置成电连接到第三源电极和第三漏电极之一以及 第二栅电极。同样，优选第一晶体管是η沟道晶体管，并且第二晶体管是η沟道晶体管。 同样在以上结构中，优选第三源电极和第三漏电极中的另一个电连接到信号输入 布线，第一漏电极和第二漏电极电连接到信号输出布线，第三栅电极电连接到栅极信号输 入布线，第一源电极电连接到用于施加第一电位的布线，并且第二源电极电连接到用于施 加第二电位的布线。 第一晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底中形成的 第一沟道形成区；设置成夹持第一沟道形成区的第一杂质区；第一沟道形成区上的第一栅 绝缘层；第一栅绝缘层上的第一栅电极；以及电连接到第一杂质区的第一源电极和第一漏 电极。第二晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底中形成的第 二沟道形成区；设置成夹持第二沟道形成区的第二杂质区；第二沟道形成区上的第二栅绝 缘层；第二栅绝缘层上的第二栅电极；以及电连接到第二杂质区的第二源电极和第二漏电 极。第三晶体管优选包括：在包含除氧化物半导体外的半导体材料的衬底上的第三栅电极； 第三栅电极上的第三栅绝缘层；第三栅绝缘层上的氧化物半导体层；以及电连接到氧化物 半导体层的第三源电极和第三漏电极。 在以上结构中，第三晶体管的截止电流优选小于或等于1Χ10-13Α。 在以上结构中，包含除氧化物半导体外的半导体材料的衬底优选是单晶半导体衬 底或SOI衬底。同样，优选使用硅作为除氧化物半导体外的半导体材料。 在以上结构中，氧化物半导体层优选含有In-Ga-Zn-O基氧化物半导体材料。另 外，氧化物半导体层优选包含In 2Ga2ZnO7晶体。 在以上结构中，氧化物半导体层中的氢浓度优选小于或等于5 X IO19原子/cm 3。 在以上结构中，第三晶体管可设置在与第一晶体管或第二晶体管重叠的区域中。 注意，在本说明书等中，诸如"上"或"下"之类的术语不一定是指组件直接置于另 一组件之上或直接置于另一组件之下。例如，表达"第一栅绝缘层上的第一栅电极"不排除 有组件置于栅绝缘层和栅电极之间的情况。此外，诸如"上"和"下"之类的术语只是为了 方便描述，并且可包括颠倒组件的关系的情况，除非另外指明。 另外，在本说明书等中，诸如"电极"和"布线"之类的术语不限制组件的功能。另 外，诸如"电极"或"本文档来自技高网...

【技术保护点】
一种半导体器件，包括：位于衬底上的第一晶体管，所述第一晶体管具有包括氧化物半导体层的第一沟道形成区；以及位于所述衬底上的具有第二晶体管的逻辑电路，所述第二晶体管具有包括半导体材料的第二沟道形成区，其中，所述第一晶体管的源电极和漏电极之一电连接到所述逻辑电路的至少一个输入端子，其中，至少一个输入信号通过所述第一晶体管被施加到所述逻辑电路，并且其中，所述第一晶体管设置在所述第二晶体管上方。

【技术特征摘要】
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【专利技术属性】
技术研发人员：山崎舜平，今井馨太郎，小山润，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：日本;JP