一种高密度、高鲁棒性的亚阈值存储电路制造技术

一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0~P3，六个NMOS管N0~N5，其中PMOS管P0与NMOS管N0,PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0~P3、NMOS管N3~N5管衬底与栅连接。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种高密度、高鲁棒性的亚阈值存储电路，属于集成电路设计领域。
技术介绍
存储电路是现代数字系统的重要组成部分，存储密度不断增加的同时功耗问题越来越成为人们关注的热点，特别是随着便携式设备的普及。亚阈值设计通过降低数字电路的电源电压到晶体管的阈值电压以下来成平方关系的降低电路的动态及静态功耗。研究表明，数字电路能耗最优的工作电压位于亚阈值区域，因此亚阈值设计在近年成为了人们研究的热点，特别是亚阈值存储电路的研究。虽然亚阈值存储电路在降低功耗方面有巨大的优势，但是电源电压低至亚阈值区域对设计高鲁棒性，高稳定性的电路提出了挑战。亚阈值条件下，晶体管的漏端电流不再呈现超阈值区的平方关系，而是呈指数关系，因此亚阈值电路更容易受PVT变化的影响。当电源电压降低到亚阈值时，晶体管的驱动电流迅速下降，标志电路能否正常工作的开启关断电流比Ion/Ioff由超阈值区的IO7下降到亚阈值区的IO3-IO4,因此传统的超阈值区通过平衡上拉网络(Pull-Up Network, PUN)和下拉网络(Pull-Down Network, PDN)来达到电路设计最优的方式已不再适用于亚阈值区。有文献指出在亚阈值区，传统通过尺寸设计来平衡读写操作的六管存储单元读出操作失败。另一方面，亚阈值区晶体管的驱动能力大大降低，如何才能将数据有效写入交叉耦合的反相器对也成为亚阈值设计考虑的重点，特别是 在snfp工艺角下。因为亚阈值晶体管开启关断电流比Ion/Ioff只有103_104，要保证最坏情况下(读出单元与其他单元存储内容相反)的读出操作，每根位线上的存储单元数将大大降低，特别是在单端读出操作情况下，如何保证读位线的高电位不被其他单元泄漏电流拉低也成为亚阈值存储单元设计考虑的重要问题。
技术实现思路
本技术要解决的问题是亚阈值条件下，存储单元的写能力大大减弱，现有技术多数采用外围写辅助电路来提高亚阈值存储单元的写能力。本技术为克服现有技术的缺陷，提供一种高密度、高鲁棒性的亚阈值存储电路，提高单端读操作在最坏情况下的开启电流与非进行读操作单元泄漏电流之和的比，使得单根位线上所能串联的存储单元数大大提升。为实现上述目的，本技术采取的技术方案是一种高密度、高鲁棒性的亚阈值存储元电路，其特征是，包括四个PMOS管PO P3，六个NMOS管NO N5，其中PMOS管PO与NMOS管NO，PMOS管Pl与NMOS管NI以及PMOS管P2与NMOS管N2分别构成第一、第二、第三反相器，第一反相器与第二反相器与NMOS管N4组成交叉耦合的反相器链，电路的连接关系如下第一反相器中，PMOS管PO的衬底与栅端连接在一起并与NMOS管NO的栅端连接后作为第一反相器的输入端，PMOS管PO的漏端与NMOS管NO的漏端连接后作为第一反相器的输出端，PMOS管PO的源端连接电源VDD，NMOS管NO的衬底与源端连接在一起并接地VSS ；第二反相器中，PMOS管Pl的衬底与栅端连接在一起并与NMOS管NI的栅端连接后作为第二反相器的输入端，PMOS管Pl的漏端与NMOS管NI的漏端连接后作为第二反相器的输出端与第一反相器的输入端连接，PMOS管Pl的源端连接电源VDD，NMOS管NI的衬底与源端连接在一起并接地VSS ；第三反相器中，PMOS管P2的衬底与栅端连接在一起并与NMOS管N2的栅端连接后作为第三反相器的输入端与第一个反相器的输出端连接，PMOS管P2的漏端与NMOS管N2的漏端连接作后为第三反相器的输出端，PMOS管P2的源端连接电源VDD，NMOS管N2的衬底与源端连接在一起并接地VSS ； 第一反相器的输出端连接NMOS管N4的源端，第二反相器的输入端连接NMOS管N4的漏端，NMOS管N4的衬底与栅端连接在一起在一起并连接写字线的非■，PMOS管P3与NMOS管N3构成传输门，PMOS管P3的漏端与NMOS管N3的漏端连接后作为传输门的输入端与写位线WBL连接，PMOS管P3的衬底与栅端连接在一起并连接写字线的非两厅，NMOS管N3的衬底与栅端连接在一起并连接写字线WWL，PM0S管P3的源端与NMOS管N3的源端连接后作为传输门的输出端与第二反相器的输入端连接，第三反相器的输出端连接NMOS管N5的源端，NMOS管N5的衬底与栅端连接在一起与读字线RWL连接，NMOS管N5的漏端连接读位线 RBL0与现有技术相比，本技术具有以下优点及显著效果(I)本技术在写操作时，采用NMOS管N4切断由PMOS管PO、PMOS管PU NMOS管MKNMOS管NI组成的交叉耦合反相器链，同时写位线上的数据信号经传输门输入到PMOS管PU NMOS管NI管组成的反相器的输入端，这样写操作等效于由写位线驱动反相器，见附图6，因此在任何工艺角下无需保证外部驱动能力大于内部的互锁能力就能将数据正确写入存储单兀，与能力大大提闻。⑵PMOS管PO、PU NMOS管N4的衬底端连接到各自的栅端，采用此方式的连接有以下几个方面的优点(a)提高PMOS晶体管的电流驱动能力，增强保持状态下的保持噪声容限；(b)保持时N4管开启，采用栅与衬底的连接在一起的方式提高NMOS的传输能力，提高存储单元保持状态时的噪声容限；(c)栅与衬底连接方式在读写操作时能动态调节阈值电压的变化，增强了存储单元的工艺偏差容忍度。(3)PM0S管P3的栅与衬底端相连能提高读操作时的开启关断电流比Ion/Ioff，使得一根位线所能串联的存储单元数大大提高，增加了存储单元的存储密度。(4)采用读写操作分离技术消除了读操作时对单元内部存储节点的影响。(5)写能力的提高使得单元的写操作无需外围电路的辅助，简化了外围电路的复杂性。(6)在最坏的写条件下，可将数据正确的写入存储节点而无需外围的写辅助电路，同时在最坏读操作条件下，能提高开启关断电流比保证正确读出数据，提高存储单元的密度。附图说明图I是本技术存储电路的结构图；图2是本技术的存储电路的工作波形(a)读操作，(b)写操作；图3是本技术写操作等效电路图；图4是在SNFP工艺角下现有6管技术与本技术写入数据仿真波形(a) SNFP工艺角下现有6管技术写操作，(b)SNFP工艺角下本技术写操作；图5是存储模块中单列存储单元结构及最坏情况读操作示意图；图6是FNSP工艺角，最坏读操作条件(读单元与一列中其余单元存储内容相反) 下现有8管技术读“O”操作；图7是FNSP工艺角，最坏读操作条件(读单元与一列中其余单元存储内容相反)下本技术读“O”操作。具体实施方式参看图I，本技术存储单元电路，包括四个PMOS管PO P3，六个NMOS管NO N5，其中 PMOS 管 PO 与 NMOS 管 NO，PMOS 管 Pl 与 NMOS 管 NI 以及 PMOS 管 P2 与 NMOS 管 N2分别构成第一、第二、第三反相器，第一反相器与第二反相器以及NMOS管N4构成交叉耦合的反相器结构，电路的连接关系如下第一反相器中，PMOS管PO的衬底与栅端连接在一起并与NMOS管NO的栅端连接后作为第一反相器的输入端，PMOS管PO的漏端与NMOS管NO的漏端连接后作为第一反相器的输出端，PMOS管PO的源端连接电本文档来自技高网...

【技术保护点】
一种高密度、高鲁棒性的亚阈值存储电路，其特征是，包括四个PMOS管P0~P3，六个NMOS管N0~N5，其中PMOS管P0与NMOS管N0,？PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别构成第一、第二、第三反相器，第一反相器与第二反相器与NMOS管N4组成交叉耦合的反相器链，电路的连接关系如下：第一反相器中，PMOS管P0的衬底与栅端连接在一起并与NMOS管N0的栅端连接后作为第一反相器的输入端，PMOS管P0的漏端与NMOS管N0的漏端连接后作为第一反相器的输出端，PMOS管P0的源端连接电源VDD，NMOS管N0的衬底与源端连接在一起并接地VSS；？第二反相器中，PMOS管P1的衬底与栅端连接在一起并与NMOS管N1的栅端连接后作为第二反相器的输入端，PMOS管P1的漏端与NMOS管N1的漏端连接后作为第二反相器的输出端与第一反相器的输入端连接，PMOS管P1的源端连接电源VDD，NMOS管N1的衬底与源端连接在一起并接地VSS；？第三反相器中，PMOS管P2的衬底与栅端连接在一起并与NMOS管N2的栅端连接后作为第三反相器的输入端与第一个反相器的输出端连接，PMOS管P2的漏端与NMOS管N2的漏端连接作后为第三反相器的输出端，PMOS管P2的源端连接电源VDD，NMOS管N2的衬底与源端连接在一起并接地VSS；第一反相器的输出端连接NMOS管N4的源端，第二反相器的输入端连接NMOS管N4的漏端，NMOS管N4的衬底与栅端连接在一起在一起并连接写字线的非？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？，PMOS管P3与NMOS管N3构成传输门，PMOS管P3的漏端与NMOS管N3的漏端连接后作为传输门的输入端与写位线WBL连接，PMOS管P3的衬底与栅端连接在一起并连接写字线的非，NMOS管N3的衬底与栅端连接在一起并连接写字线WWL，PMOS管P3的源端与NMOS管N3的源端连接后作为传输门的输出端与第二反相器的输入端连接，第三反相器的输出端连接NMOS管N5的源端，NMOS管N5的衬底与栅端连接在一起与读字线RWL连接，NMOS管N5的漏端连接读位线RBL。2012200516204100001dest_path_image002.jpg,996945dest_path_image002.jpg...

【技术特征摘要】

【专利技术属性】
技术研发人员：柏娜，吴秀龙，谭守标，李正平，孟坚，陈军宁，徐超，代月花，仇名强，
申请(专利权)人：安徽大学，
类型：实用新型
国别省市：