半导体器件制造技术

在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件
本专利技术涉及半导体器件。
技术介绍
以往，高耐压LDMOS(LaterallyDiffusedMetalOxideSemiconductor:横向扩散金属氧化物半导体)被使用。例如，在论文“TheoryofSemiconductorSuperjunctionDevices(半导体超结器件理论)”(非专利文献1)中，公开了具有沟槽栅(trenchgate)构造的高耐压LDMOS。该高耐压LDMOS具有所谓双重降低表面电场(DoubleResurf:DoubleReducedsurfacefiled)构造。另外，在日本特开平11-307763号公报(专利文献1)中，公开了具有背栅(backgate)区域构造的高耐压MOSFET(MetalOxideSemiconductorFieldEffectTransistor:金属氧化物半导体场效应晶体管)。在该高耐压MOSFET中，在俯视中源极区域被配置为夹着栅电极与漏极区域相对。另外公开了由背栅区域包围该源极区域的不面向栅电极的三个方向的结构。现有技术文献专利文献专利文献1：日本特开平11-307763号公报非专利文献非专利文献1：TatsuhikoFujihira,“TheoryofSemiconductorSuperjunctionDevices(半导体超结器件原理)”，JJAP，Vol.36(1997)，pp.6254-6262
技术实现思路
在上述论文所公开的具有沟槽栅构造的高耐压LDMOS中，在大电流动作时p型主体区域的沟道附近的电位上升，从而产生寄生双极型动作。因此，存在导通耐压低的问题。另外，在上述公报所公开的高耐压MOSFET中，背栅区域相对于源极区域配置在与漏极区域的相反侧。因此，不能通过背栅区域充分地减少p型主体区域的电位上升，所以存在由于寄生双极型动作导致的导通耐压低的问题。其它课题和新的特征将从本说明书的描述及附图得以明确。用于解决课题的方法在一个实施方式的半导体器件中，背栅区域被配置在主表面上的第一杂质区域的第一及第二部分之间，并且相对于第一杂质区域配置于第二杂质区域侧。专利技术效果根据一个实施方式的半导体器件，能够提高导通耐压。附图说明图1是表示实施方式1的半导体器件的半导体器件结构的概略俯视图。图2是沿着图1的II-II线的概略剖面图。图3是沿着图1的III-III线的概略剖面图。图4是表示图1的截面A的p型杂质密度分布的图。图5是表示实施方式1的半导体器件的制造方法的第1工序的概略剖面图。图6是表示实施方式1的半导体器件的制造方法的第2工序的概略剖面图。图7是表示实施方式1的半导体器件的制造方法的第3工序的概略剖面图。图8是表示实施方式1的半导体器件的制造方法的第4工序的概略剖面图。图9是表示实施方式1的半导体器件的制造方法的第5工序的概略剖面图。图10是表示实施方式1的半导体器件的制造方法的第6工序的概略剖面图。图11是表示实施方式1的半导体器件的制造方法的第7工序的概略剖面图。图12是表示实施方式1的半导体器件的制造方法的第8工序的概略剖面图。图13是表示比较例1的半导体器件的结构的概略俯视图。图14是沿着图13的XIV-XIV线的概略剖面图。图15是表示比较例2的半导体器件的结构的概略俯视图。图16是沿着图15的XVI-XVI线的概略剖面图。图17是沿着图15的XVII-XVII线的概略剖面图。图18是说明实施方式1的半导体器件的作用效果的图，是与图2对应的概略剖面图。图19是说明实施方式1的半导体器件的作用效果的图，是与图3对应的概略剖面图。图20是表示实施方式1的半导体器件的变形例1的结构的概略俯视图。图21是表示实施方式1的半导体器件的变形例2的结构的概略俯视图。图22是沿着图21的XXII-XXII线的概略剖面图。图23是表示实施方式1的半导体器件的变形例3的第一例的结构的概略俯视图。图24是沿着图23的XXIV-XXIV线的概略剖面图。图25是表示实施方式1的半导体器件的变形例3的第二例的结构的概略俯视图。图26是表示实施方式1的半导体器件的变形例3的第三例的结构的概略俯视图。图27是表示实施方式2的半导体器件的结构的概略立体图。图28是比较实施方式2及比较例1的导通耐压波形的图。图29是表示实施方式3的半导体器件的结构的图，是与图2对应的概略剖面图。图30是表示实施方式3的半导体器件的结构的图，是与图3对应的概略剖面图。图31是表示实施方式4的半导体器件的结构的概略俯视图。图32是沿着图31的XXXII-XXXII线的概略剖面图。图33是沿着图31的XXXIII-XXXIII线的概略剖面图。具体实施方式以下，根据图说明本实施方式。(实施方式1)参照图1～图3，本实施方式的半导体器件具有例如LDMOS晶体管部(横型绝缘栅型场效应晶体管部)。另外，在本实施方式的半导体器件中，作为一个例子，关于所谓双重降低表面电场构造的结构进行说明。该半导体器件主要具有半导体衬底SUB、分离绝缘膜SPR、沟槽栅电极(栅电极)TGE。在半导体衬底SUB上形成有n-漂移区域(漂移区域)NDR、p-降低表面电场区域(第一降低表面电场区域)RSF1、p-主体区域GBL、n+源极区域(成为源极的第一导电类型的第一杂质区域)SR、p+背栅区域(第二导电类型的背栅区域)PBG、n+漏极区域(成为漏极的第一导电类型的第二杂质区域)DR及n型阱区域NWL。半导体衬底SUB具有例如由包含p型杂质的硅构成的p-衬底区域SB。另外，半导体衬底SUB具有：彼此相对的一侧的主表面S1(图2上侧的主表面S1)及另一侧的主表面S2(图2的下侧的主表面S2)、和形成于主表面1的沟槽(栅沟槽)CH。在图2中，配置于半导体衬底SUB内的另一侧的主表面S2侧的p-衬底区域SB作为第二降低表面电场区域RSF2而被配置。第二降低表面电场区域RSF2为下侧降低表面电场区域。在半导体衬底SUB内，包含n型(第一导电类型)杂质的n-漂移区域NDR形成为与作为第二降低表面电场区域RSF2的p-衬底区域SB的主表面S1侧相接触。n-漂移区域NDR优选例如从半导体衬底SUB的主表面S1朝向主表面S2的方向的深度形成至2μm左右的区域。n-漂移区域NDR形成为关于沿着半导体衬底SUB的主表面S1的方向，延伸至除了沟槽栅电极TGE所形成的区域以外的、半导体衬底SUB内的例如大致全部区域。以与n-漂移区域NDR的主表面S1侧相接触的方式配置有包含p型(第二导电类型)杂质的第二导电类型的p-降低表面电场区域RSF1。p-降低表面电场区域RSF1构成上侧降低表面电场区域。另外，以与n-漂移区域NDR的与p-降低表面电场区域RSF1侧的相反侧相接触的方式配置有作为第二导电类型的第二降低表面电场区域RSF2的p-衬底区域SB。第二降低表面电场区域RSF2构成下侧降低表面电场区域。p-降低表面电场区域RSF1关于沿着半导体衬底SUB的主表面S1的方向，形成为延伸至除了沟槽栅电极TGE、p-主体区域GBL及n型阱区域NWL所形成的区域以外的、半导体衬底SUB内的例如大致全部区域。在半导体衬底SUB的主表面S1的一部分中以到达p-降低表面电场区域RSF1的方式形成有凹部CCV。分离绝缘膜SPR本文档来自技高网...

【技术保护点】
一种半导体器件，具有横型绝缘栅型场效应晶体管部，其特征在于，具有：半导体衬底，其具有主表面及形成于所述主表面的沟槽；所述绝缘栅型场效应晶体管部的栅电极，其埋入于所述半导体衬底的所述沟槽内；第一导电类型的第一杂质区域，其在所述主表面上具有沿着所述沟槽相互分离的第一部分及第二部分，所述第一杂质区域成为源极或者发射极；第二杂质区域，其在所述主表面上相对于所述第一杂质区域配置在所述沟槽的相反侧，所述第二杂质区域成为第一导电类型的漏极或者第二导电类型的集电极；以及第二导电类型的背栅区域，其在所述主表面上配置于所述第一部分与第二部分之间，并且相对于所述第一杂质区域配置于所述第二杂质区域侧。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，具有横型绝缘栅型场效应晶体管部，其特征在于，具有：半导体衬底，其具有主表面及形成于所述主表面的沟槽；所述绝缘栅型场效应晶体管部的栅电极，其埋入于所述半导体衬底的所述沟槽内；第一导电类型的第一杂质区域，其在所述主表面上具有沿着所述沟槽相互分离的第一部分及第二部分，所述第一杂质区域成为源极或者发射极；第二杂质区域，其在所述主表面上相对于所述第一杂质区域配置在所述沟槽的相反侧，所述第二杂质区域成为第一导电类型的漏极或者第二导电类型的集电极；以及第二导电类型的背栅区域，其在所述主表面上配置于所述第一部分与第二部分之间，并且配置于所述第一杂质区域的所述第一部分及所述第二部分与所述第二杂质区域之间。2.根据权利要求1所述的半导体器件，其特征在于，所述背栅区域在所述主表面上配置于除所述第一杂质区域与所述栅电极相对的区域以外的所述第一杂质区域的周围。3.根据权利要求1所述的半导体器件，其特征在于，还具有配置于所述主表面上，并且与所述第一杂质区域及所述背栅区域电连接的导电层，所述导电层包含：第一接触部，其配置为沿着所述沟槽，跨设于所述第一部分及第二部分...

【专利技术属性】
技术研发人员：吉田浩介，新田哲也，酒井敦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP