非易失性半导体存储器件及其制造方法技术

本发明专利技术涉及非易失性半导体存储器件及其制造方法。根据一个实施例，一种非易失性半导体存储器件包括：层叠的层结构(Fin)，其包括在第一方向上层叠的第一到第n半导体层(n是等于或大于2的自然数)以及层叠在所述第n半导体层上的上绝缘层，所述第一方向垂直于半导体衬底(10)的表面，所述层叠的层结构(Fin)在与所述半导体衬底(10)的表面平行的第二方向上延伸；以及第一到第n NAND串(S1、S2、S3、S4)，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。

【技术实现步骤摘要】
非易失性半导体存储器件及其制造方法相关申请的交叉引用本申请基于2013年7月3日提交的日本专利申请No.2013-139685并且要求其优先权，该申请的全部内容通过引用的方式并入本申请中。
本申请中描述的实施例一般而言涉及非易失性半导体存储器件及其制造方法。
技术介绍
NAND闪速存储器广泛用作大容量存储器件。近年来，已经为了降低成本和增加每比特的容量而使存储器件小型化，并且在本
中进一步的小型化是极大的需要。然而，在进行闪速存储器的小型化之前，存在很多待解决的问题，例如光刻技术的开发和短沟道效应的抑制、器件间干扰以及器件间差异。因此，简单地涉及平面结构的改进的小型化技术将不足以在将来持续不断地增加存储器件的存储密度。考虑到上述，近年来已经开发了将这种常规二维(平面)结构转移到三维(立体)结构的技术以进行更高的存储器基元(memorycell)集成，并且已经提出了各种三维非易失性半导体存储器件。它们中的一种是垂直栅(VG)半导体存储器结构，其包括具有层叠的半导体层(有源区)的鳍，在每一个所述层叠的半导体层上设置有NAND串。VG半导体存储器结构具有与包括外围器件等的二维NAND的布局基本相似的布局，并且可以同时在其中形成与半导体层对应的接触和栅极接触。VG半导体存储器结构按照其存储器基元结构大致可以分成两种类型。一种是其中电荷存储层为电浮置的垂直栅-浮栅(VG-FG)型，另一种是其中电荷存储层俘获电荷的垂直栅-金属/氧化物/氮化物/氧化物/硅(VG-MONOS)型。在VG-FG型中，为了存储器件的正常工作，必须逐个存储器基元独立地提供电荷存储层。在VG-MONOS型中，为了提高存储器件的性能，尤其是在NAND串的延伸(鳍的延伸)方向上，必须逐个存储器基元地分隔开电荷存储层。考虑这些点，在使用作为掩膜初步形成在鳍上的硬掩膜将控制栅构图(pattern)成线和间隔的同时，进行在NAND串的延伸方向上电荷存储层的分隔。然而，所述硬掩膜也用于处理所述鳍。因此，在鳍被处理之后但在控制栅被构图成线和间隔之前，所述硬掩膜的宽度必须收缩到电荷存储层的自对准分隔所需的最佳值。这种硬掩膜收缩通过各向同性蚀刻进行，并且通常有这样的问题：在蚀刻之前硬掩膜的初始厚度必须足够大。厚度足够大的硬掩膜变成鳍的一部分(最上层)并且扩大鳍的高度。因此，相邻鳍之间的沟槽的纵横比被放大，并且因此在每个半导体层上形成存储器基元的难度增加。此外，在通过各向同性蚀刻进行硬掩膜收缩时可控制性不强。在这种情况下，必须将在分隔电荷存储层时的工艺余量(processmargin)(即，收缩量)预设得相对大。由于该工艺余量，控制栅之间的鳍的宽度部分地变得很窄。为了防止这一点，必须将鳍的初始宽度设定得宽(这对于小型化的目的是不利的)。它们也是本
中的问题。
技术实现思路
一般而言，根据一个实施例，一种非易失性半导体存储器件包括：半导体衬底；层叠的层结构，其包括在第一方向上层叠的第一到第n半导体层(n是等于或大于2的自然数)以及层叠在所述第n半导体层上的上绝缘层，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第nNAND串，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向。所述第一到第nNAND串中的每一个包括串联连接的存储器基元，并且每一个所述存储器基元都包括电荷存储层和控制栅电极。所述存储器基元的所述电荷存储层彼此分隔开。所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。附图说明图1是示出第一实施例的透视图；图2是沿着图1中的箭头A所见的侧视图；图3是沿着图2中的线III-III截取的横截面视图；图4是沿着图2中的线IV-IV截取的横截面视图；图5-20是示出制造图1-4的结构的方法的第一实例的横截面视图；图21-31是示出制造图1-4的结构的方法的第二实例的横截面视图；图32是示出第二实施例的透视图；图33是沿着图32中的箭头A所见的侧视图；图34是沿着图33中的线XXXIV-XXXIV截取的横截面视图；图35是沿着图33中的线XXXV-XXXV截取的横截面视图；图36-45是示出图32-35的结构的制造方法的横截面视图；图46是示出第三实施例的透视图；图47是沿着图46中的箭头A所见的侧视图；图48是沿着图47中的线XLVIII-XLVIII截取的横截面视图；图49是沿着图47中的线XLIX-XLIX截取的横截面视图；图50-58是示出图46-49的结构的制造方法的横截面视图；图59是示出第四实施例的透视图；图60是示出图59中的结构的平面图；图61是沿着图59中的箭头A所见的侧视图；图62是沿着图61中的线LXII-LXII截取的横截面视图；图63是沿着图61中的线LXIII-LXIII截取的横截面视图；图64-68是示出图59-63的结构的制造方法的横截面视图；图69是示出第五实施例的透视图；图70是沿着图69中的箭头A所见的侧视图；图71是沿着图70中的线LXXI-LXXI截取的横截面视图；图72是沿着图70中的线LXXII-LXXII截取的横截面视图；图73是示出了绝缘层25的结构的实例的横截面视图；图74-80是示出图69-72的结构的制造方法的横截面视图；并且图81是示出VLB作为应用实例的透视图。具体实施方式在下文中，参考附图描述实施例。注意，在整个实施例中使用的结构性要素用相同的附图标记指示并且省略了被认为是冗余的解释。此外，每一幅图是仅用于参考的示意图以便解释和理解本专利技术；即，其中的形状、尺寸和比例可以不同于实际器件的形状、尺寸和比例，这是因为这些设计问题可以基于下文的描述和公知技术而被任意地改变。下面的实施例涉及包括鳍结构的三维非易失性半导体存储器件，所述鳍结构包括层叠在半导体衬底上的多个半导体层(有源区)。所述非易失性半导体存储器件的存储器基元形成在例如栅极结构中，在所述栅极结构中，第一绝缘层(隧道氧化层)、电荷存储层、第二绝缘层和控制栅电极以上述顺序层叠在所述鳍结构中的半导体层的侧面上。作为垂直栅型三维层叠存储器的一个例子，有垂直栅梯位成本可扩展存储器(verticalgateladder-bitcostscalablememory,VLB)，并且其为所述实施例的非易失性半导体存储器件的候选者。如上所述，VLB大致可以分成两种类型：一种是VG-FG型，其中电荷存储层电浮置；并且另一种是VG-MONOS型，其中电荷存储层俘获电荷。下面的实施例对于这两种类型来说都是适用的。在这种三维非易失性半导体存储器件中，为了提高性能，在NAND串(存储器串)的延伸(即，鳍结构的延伸)方向上电荷存储层必须逐存储器基元地分隔开。例如在使用初步形成在所述鳍上的硬掩膜作为掩膜将所述控制栅构图成线和间隔的同时，进行所述分隔。下面的实施例建议一种技术，该技术用于在硬掩膜层的侧壁上形成侧掩膜壁，并且通过使用该硬掩膜层和侧壁掩膜层作为掩膜的各向同性蚀刻来对所述鳍结构进行构图。然后，选择性地去除所述侧壁掩膜层以形成其宽度对于电荷存储层的自对准分隔而言是最佳的硬掩膜层。如果在所述鳍结构形成之后但在将所述控制栅电本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，包括：半导体衬底；层叠的层结构，其包括在第一方向上层叠的第一到第n半导体层(n是等于或大于2的自然数)以及层叠在所述第n半导体层上的上绝缘层，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第n NAND串，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向，所述非易失性半导体存储器件的特征在于，所述第一到第n NAND串中的每一个包括串联连接的存储器基元，每一个所述存储器基元都包括电荷存储层和控制栅电极，所述存储器基元的所述电荷存储层彼此分隔开，并且所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物。

【技术特征摘要】
2013.07.03 JP 2013-1396851.一种非易失性半导体存储器件，包括：半导体衬底；层叠的层结构，其包括在第一方向上层叠的第一到第n半导体层以及层叠在所述第n半导体层上的上绝缘层，其中n是等于或大于2的自然数，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第nNAND串，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向，所述非易失性半导体存储器件的特征在于，所述第一到第nNAND串中的每一个包括串联连接的存储器基元，每一个所述存储器基元都包括电荷存储层和控制栅电极，所述存储器基元的所述电荷存储层彼此分隔开，所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物，并且被所述控制栅电极覆盖的所述上绝缘层在与所述第二方向垂直的横截面中具有拐角部分，并且未被所述控制栅电极覆盖的所述上绝缘层在所述横截面中具有圆部分。2.一种非易失性半导体存储器件，包括：半导体衬底；层叠的层结构，其包括在第一方向上层叠的第一到第n半导体层以及层叠在所述第n半导体层上的上绝缘层，其中n是等于或大于2的自然数，所述第一方向垂直于所述半导体衬底的表面，所述层叠的层结构在与所述半导体衬底的表面平行的第二方向上延伸；以及第一到第nNAND串，其被分别设置在所述第一到第n半导体层的在第三方向上的表面上，所述第三方向垂直于所述第一和第二方向，所述非易失性半导体存储器件的特征在于，所述第一到第nNAND串中的每一个包括串联连接的存储器基元，每一个所述存储器基元都包括电荷存储层和控制栅电极，所述存储器基元的所述电荷存储层彼此分隔开，所述上绝缘层包括选自Al、Hf、Ta、Ti和W的元素的氧化物或氮化物，并且被所述控制栅电极覆盖的所述上绝缘层的宽度等于或者窄于所述第n半导体层的在所述第三方向上的宽度。3.根据权利要求2所述的器件，其特征在于，被所述控制栅电极覆盖的所述上绝缘层在与所述第二方向垂直的横截面中具有拐角部分，并且未被所述控制栅电极覆盖的所述上绝缘层在所述横截面中具有圆部分。4.根据权利要求1或2所述的...

【专利技术属性】
技术研发人员：佐久间究，清利正弘，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP