一种基于深孔填充的三维半导体存储器件及其制备方法技术

本发明专利技术公开了一种基于深孔填充的三维半导体存储器件及其制备方法。该制备方法适用于制备三维半导体存储器的U型沟道：采用双离子束沉积技术，一束离子轰击靶材，使材料原子发生溢出，原子沿轨迹沉积到深孔中，一束离子轰击深孔表面，使沉积的材料无法覆盖深孔顶部，从而确保三维半导体存储器件U型沟道的完整形成。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积，同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。

【技术实现步骤摘要】

本专利技术属于微电子器件及存储器
，更具体地，涉及一种基于深孔填充的三维半导体存储器及其制备方法。
技术介绍
尽管多晶硅浮栅非易失性存储(NVM)阵列使用20nm(或更小)的半导体制造技术取得了巨大成功，但是更进一步的尺寸缩小则变得非常困难。其中原因有如下几个:临近单元的串扰和浮栅中的少量可编程的电子。这个限制会使浮栅的多级存储更加复杂。因此，三维存储器件的发展势在必行。 尤其是，在嵌入式存储器领域，三维的后端(B/E)非易失性存储阵列也具有挑战性，因为此方法允许较大的非易失性阵列。而大容量OlGbit)嵌入式存储器的使用，使CMOS产品的性能得到了提高同时也出现了许多新的应用。提高单位面积存储密度的方式主要包括提高三维存储器件其纵向方向的器件数量，以及减小单个器件的面积，纵向方向的器件数量越多、单个器件的面积越小，存储密度就越大。 然而，进一步的研究表明，上述现有解决方案仍然存在以下的技术问题:为了制备纵向方向器件数量多、单个器件面积小的三维存储器件，往往在制备过程中需要高深宽比深孔，但受到目前沉积工艺的限制，深孔沉积往往上下部沉积不均匀，且由于深孔上部在沉积过程中易被沉积的材料覆盖、进而妨碍深孔的继续沉积，影响器件的稳定性与生产成品率。
技术实现思路
针对现有技术的缺陷，本专利技术的目的在于提供一种基于深孔填充的非易失性三维半导体存储器的制备方法，其中通过对其关键工艺步骤如沉积工艺等进行改进，与现有技术相比能够有效解决高深宽比深孔沉积过程中易出现的材料覆盖深孔上部、进而阻碍深孔底部材料沉积的问题，同时由于采用深孔结构、能够有效提高三维器件纵向方向上的器件数量，显著增加了单位面积下的器件数，提高了存储密度，因而尤其适用于大容量嵌入式存储器的应用场合。 为实现上述目的，按照本专利技术的一个方面，提供了一种基于深孔填充的三维半导体存储器的制备方法，其特征在于，该方法包括如下步骤: (I)在衬底上形成牺牲层，在牺牲层上形成绝缘保护层；接着，在绝缘保护层上依次进行半导体层和绝缘层交替沉积，形成包括至少一层半导体层和一层绝缘层的堆叠结构，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行； (2)采用光刻工艺沿着竖直方向对所述堆叠结构进行刻蚀，并形成至少两个其轴向与衬底上表面垂直的通孔；然后，继续沿着横向方向对所述堆叠结构中的各半导体层进行选择性刻蚀，并在刻蚀后的半导体层边缘以及所述通孔中形成阻挡层； (3)在所述阻挡层上沉积电荷存储材料以形成作为电荷存储区域的电荷存储层；接着，刻蚀移除所述绝缘保护层上的所述阻挡层、电荷存储层，并刻蚀所述绝缘保护层及所述牺牲层，形成连接所述通孔的空心区，所述通孔和所述空心区一起构成U型通孔； (4)在所述U型通孔中沉积隧道电介质和半导体沟道，由所述半导体沟道、隧道电介质层、电荷存储层和阻隔电介质层一起组成了隧道二极管； 在此过程中，所述步骤(4)是采用双离子束沉积半导体沟道，一束离子轰击靶材，使材料原子发生溢出，溢出的原子沿轨迹沉积到深孔中；另一束离子轰击深孔表面，防止深孔上部被材料原子覆盖，无法继续沉积材料到深孔中。 作为本专利技术的进一步优选，所述步骤(2)中形成的通孔的横截面优选为圆形。 作为本专利技术的进一步优选，所述步骤(2)中沿着横向方向对所述堆叠结构中的各半导体层进行选择性刻蚀，形成凹坑结构。 作为本专利技术的进一步优选，所述步骤(2)中形成的阻挡层包括了钳形部分。 作为本专利技术的进一步优选，所述步骤(3)中形成的电荷存储层包括了在所述钳形部分的电荷存储部分。 作为本专利技术的进一步优选，所述步骤(4)中形成的半导体沟道的沟道宽度为10到40纳米。 作为本专利技术的进一步优选，所述双束离子沉积中的两束离子束均为Ar+，且可单独控制其中任意一束离子束。 作为本专利技术的进一步优选，所述双束离子沉积的Ar+电流为10?50mA，能量为0.5 ?2.5keV,真空度彡 6.67 X l(T5Pa。 作为本专利技术的进一步优选，所述基于深孔填充的三维半导体存储器的制备方法还包括步骤: (5)刻蚀被所述U型沟道包围的所述堆叠，形成垂直于所述绝缘保护层的平面截断层，使所述堆叠完全截断成两部分，并向所述平面截断层中填充绝缘材料形成绝缘层，使截断的所述堆叠彼此电隔离。 通过本专利技术所构思的以上技术方案，与现有技术相比，由于向深孔沉积材料时采用了双离子束沉积，能防止沉积过程中深孔上部被沉积的材料原子覆盖，影响深孔底部的继续沉积，从而使得NAND(NOT AND)串中高深宽比的深孔沉积得以实现，能够大幅增加三维半导体存储器件的存储密度。 本专利技术的另一目的在于提供一种制备方法简单、存储密度大的单片三维NAND串半导体器件。 为实现上述目的，本专利技术提供了一种单片三维NAND串半导体器件，其特征在于包括:衬底、半导体层与绝缘层交替的堆叠结构、至少一个U型的半导体沟道、隧道电介质层11，所述半导体层与绝缘层交替的堆叠结构位于所述衬底上方，至少包含一层半导体层和一层绝缘层，并且各半导体层和绝缘层的上下表面均与衬底的上表面平行；所述U型的半导体沟道位于所述堆叠结构和衬底内部，隧道电介质层11包围在U型的半导体沟道外， 所述U型的半导体沟道，其两竖直段垂直延伸到衬底的上表面； 所述堆叠结构的半导体层边缘外依次沉积有阻挡层7、电荷存储层9，并通过所述阻挡层7、电荷存储层9与隧道电介质层11相接触，所述堆叠120中的半导体层、阻挡层7、电荷存储层9 一起构成了多个条状的栅电极； 所述堆叠结构中的绝缘层连接所述多个控制栅电极。 通过本专利技术所构思的以上技术方案，与现有技术相比，由于采用堆叠结构的NAND串，增加了三维存储器件的密度，能够取得存储密度高的有益效果。 【附图说明】 图1-2为三维NAND串的侧剖面图； 图3-14为三维NAND串的基本制备流程:其中图3A是侧剖面图；图3B是图3A沿着X-X’方向的顶剖面图；图3C是图3A沿着Z-Z’方向的顶剖面图，其中图3A是图3B和图3C沿着Y-Y’方向的侧剖面图；图4A-4C描述了制备NAND串方法的其中一步，图4A是透视图，图4B是4A沿着Y-Y’方向的侧剖面图，图4C是4A沿着Z-Z’方向的剖面图；图5_14是制备过程中的侧剖面图；图1lB是图1lA沿着Y-Y’方向的侧剖面图；图13B是图13A沿着Y-Y’方向的侧剖面图； 图15为U型半导体沟道双离子束沉积的示意图。 【具体实施方式】 为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。 实施例1 NAND串的源/漏极在半导体沟道I上形成并且如图1和2所示，沟道I是U型的。接触电极202 (包括202^2020提供与半导体沟道I的接触。本文的U型管形状类似于英文字母“U”。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积；同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。 下面结本文档来自技高网...

【技术保护点】
一种基于深孔填充的三维半导体存储器的制备方法，其特征在于，包括如下步骤：(1)在衬底上形成牺牲层，在所述牺牲层上形成绝缘保护层；接着，在绝缘保护层上依次进行半导体层和绝缘层交替沉积，形成包括至少一层半导体和一层绝缘层的堆叠结构；(2)采用光刻工艺沿着竖直方向对所述堆叠结构进行刻蚀，并形成至少两个其轴向与衬底上表面垂直的通孔；然后，继续沿着横向方向对所述堆叠结构中的各半导体层进行选择性刻蚀，并在刻蚀后的半导体层以及所述通孔中形成阻挡层；(3)在所述阻挡层上沉积电荷存储材料以形成作为电荷存储区域的电荷存储层；接着，刻蚀移除所述绝缘保护层上的所述阻挡层、电荷存储层，并刻蚀所述绝缘保护层及所述牺牲层，形成连接所述通孔的空心区，所述通孔和所述空心区一起构成U型通孔；(4)在所述U型通孔中沉积隧道电介质和半导体沟道形成U型沟道，由所述半导体沟道、隧道电介质层、电荷存储层和阻挡层一起组成了隧道二极管；在此过程中，所述步骤(4)是采用双离子束沉积半导体沟道，一束离子轰击靶材，使靶材材料原子发生溢出，溢出的原子沿轨迹沉积到所述U型通孔中；另一束离子轰击所述U型通孔表面，防止所述U型通孔上部被材料原子覆盖，无法继续沉积材料到所述U型通孔中。...

【技术特征摘要】
1.一种基于深孔填充的三维半导体存储器的制备方法，其特征在于，包括如下步骤:(1)在衬底上形成牺牲层，在所述牺牲层上形成绝缘保护层；接着，在绝缘保护层上依次进行半导体层和绝缘层交替沉积，形成包括至少一层半导体和一层绝缘层的堆叠结构； (2)采用光刻工艺沿着竖直方向对所述堆叠结构进行刻蚀，并形成至少两个其轴向与衬底上表面垂直的通孔；然后，继续沿着横向方向对所述堆叠结构中的各半导体层进行选择性刻蚀，并在刻蚀后的半导体层以及所述通孔中形成阻挡层； (3)在所述阻挡层上沉积电荷存储材料以形成作为电荷存储区域的电荷存储层；接着，刻蚀移除所述绝缘保护层上的所述阻挡层、电荷存储层，并刻蚀所述绝缘保护层及所述牺牲层，形成连接所述通孔的空心区，所述通孔和所述空心区一起构成U型通孔； (4)在所述U型通孔中沉积隧道电介质和半导体沟道形成U型沟道，由所述半导体沟道、隧道电介质层、电荷存储层和阻挡层一起组成了隧道二极管； 在此过程中，所述步骤(4)是采用双离子束沉积半导体沟道，一束离子轰击靶材，使靶材材料原子发生溢出，溢出的原子沿轨迹沉积到所述U型通孔中；另一束离子轰击所述U型通孔表面，防止所述U型通孔上部被材料原子覆盖，无法继续沉积材料到所述U型通孔中。2.如权利要求1中所述基于深孔填充的三维半导体存储器的制备方法，其特征在于:所述步骤(2)中形成的通孔的横截面优选为圆形。3.如权利要求1中所述基于深孔填充的三维半导体存储器的制备方法，其特征在于:所述步骤(2)中沿着横向方向对所述堆叠结构中的各半导体层进行选择性刻蚀，形成凹坑结构。4.如权利要求3中所述基于深孔填充的三维半导体存储器的制备方法，其特征在于:所述步骤(2)中形成的阻挡层包括了钳形部分。5.如权利要求4中所述基于深孔填充的三维半导体存储器的制备方法...

【专利技术属性】
技术研发人员：缪向水，季宏凯，童浩，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北;42