一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺制造技术

本发明专利技术公开一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺，属于集成电路设计/制造领域，所述生产工艺依次包括N+埋层形成、下隔离区形成、外延层形成、磷桥区形成、上隔离区形成和沟槽形成等步骤，采用上述生产工艺制得的基于沟槽介质隔离的双极集成电路芯片，通过在上隔离区的内外两侧，以及基区的外侧设置环形沟槽，最大限度降低设计尺寸，同时提高BVCBO的最大耐压，实现在最小的间距内电极之间的电性能最大化。

【技术实现步骤摘要】
一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺
本专利技术涉及一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺，属于集成电路设计/制造领域。
技术介绍
目前常规双极IC产品大部分采用了上下PN结对通隔离工艺进行岛与岛的相互隔离，虽然降低了上隔离的横向扩散尺寸，但在高压产品中，如图1为常规双极IC产品的断面图所示，由于外延层厚度较厚，实际上上隔离与磷桥横向距离A仍然较宽，而岛内磷桥到上隔离(距离a)，磷桥到基区(距离b)，基区到上隔离(距离c)之间仍然依靠横向尺寸实现相互电隔离。外延越厚，其横向扩散的尺寸也随之增加，严重增加了产品设计尺寸，不利于降低加工成本。此外，由于上隔离，磷桥，基区在高温扩散后，横向扩散距离是纵向结深的80%左右，所以版图设计上尺寸A/B/C在扩散后变成实际间距a/b/c，从图1上可以明显发现，纵向结越深，实际上横向间距尺寸会变得越小，由于最终器件内部电极之间，如BVCS/BVCBO/BVBS完全依靠横向间距a/b/c尺寸大小决定，因此外延厚度越厚，电压越高产品，电极之间必须有足够的安全距离才能保证满足产品电性能要求，但这样一来，版图面积会越来越大，单个管芯的成本也会越来越高，竞争力会下降！如何采用新的工艺来降低电极之间距离的要求，但又不影响BVCS/BVCBO/BVBS的大小，本专利技术人对此进行研究，专门开发出一种基于沟槽介质隔离的双极集成电路芯片及其生产工艺，本案由此产生。
技术实现思路
本专利技术的目的之一是提供一种基于沟槽介质隔离的双极集成电路芯片生产工艺，基区氧化前，在上隔离区的内外两侧，以及基区的外侧设置环形沟槽，最大限度降低设计尺寸，同时提高BVCBO的最大耐压，使生产出来的双极集成电路芯片实现在最小的间距内电极之间的电性能最大化。为了实现上述目的，本专利技术的解决方案是：一种基于沟槽介质隔离的双极集成电路芯片生产工艺，包括如下步骤：1）N+埋层形成：在硅衬底上进行锑源涂布，光刻N+埋层图，并进行N+埋层高温扩散，最后去除所有硅表面氧化层；2）下隔离区形成：在硅衬底上形成下隔离光刻图形，在下隔离区注入P型杂质，注入后去胶；3）外延层形成：在形成下隔离区的硅衬底上表面生长外延层，所述外延层的厚度大于8um，外延厚度与电阻率视产品要求而定；4）磷桥区形成：将步骤3）形成的外延层上表面进行氧化，形成磷桥区N+C光刻图形，磷桥区N+C窗口腐蚀，淀积重掺杂PSG源，磷桥区N+C预扩与再扩并窗口氧化层生长，磷桥采用扩散深结工艺；5）上隔离区形成：在外延层上形成上隔离区光刻图形，腐蚀上隔离区窗口，掺硼源涂布，上隔离区预扩与再扩并窗口氧化层生长，最后将外延层表面所有氧化层全部腐蚀干净，隔离是采用上下对通深结工艺；6）沟槽形成：1000埃氧化层生长（作刻硅硬掩膜用），在外延层形成基区沟槽和上隔离区沟槽光刻图形，硬掩膜氧化层刻尽；采用SF6/O2进行硅沟槽刻蚀，沟槽牺牲氧化，然后将沟槽内氧化层去除干净；接着5000埃沟槽氧化层生长，第一次沟槽多晶硅淀积，第一次多晶硅回刻，再进行多晶硅氧化，硅表面所有氧化层去除，薄氧生长，第二次多晶硅淀积，第二次多晶硅回刻，最终在基区外侧形成一个由氧化层/多晶硅/氧化层填充结构的基区沟槽，在上隔离区内外两侧均形成一个由氧化层/多晶硅/氧化层填充结构的上隔离区沟槽；7）最后，基区1000埃氧化层生长，在双极集成电路芯片上分别形成基区、发射极、基极、集电极和接地孔等。作为优选，上述步骤6）所述的沟槽槽深2-4微米，槽宽1.8-2.5微米。作为优选，上述步骤1）所述的硅衬底厚度为400-600微米。作为优选，上述步骤3）所述的上述外延层的厚度为8-15微米。上述基于沟槽介质隔离的双极集成电路芯片生产工艺与传统的生产工艺相比，具有以下几个优点：1）、由于杂质分布最浓的区域都在硅表面上，而杂质最浓的区域反而是击穿点最薄弱的区域，加上表面沾污作用，所以常规工艺生产的双极集成电路芯片电极之间击穿点一般分布在表面区域，本专利技术所述的基于沟槽介质隔离的双极集成电路芯片生产工艺通过在基区外侧设置沟槽，把击穿点引入硅下（上隔离底部），在防止上隔离区过度横向扩散的同时，也防止磷桥与基区之间在表面提前击穿，采用本专利技术生产工艺的双极集成电路芯片，以转入上隔离底部本征击穿为主，提高了击穿耐压BVCBO、BVCS和BVBS，防止提前击穿，减少了对双极集成电路芯片设计尺寸的依赖，从而使岛面积缩小，有利于缩版工作的开展，从而使单个管芯的面积缩小40%~50%，降低单个管芯的制造成本，提高产品竞争力；2）、采用常规工艺生产的双极集成电路芯片由于电场曲率效应导致耐压实际上达不到设计要求，但采用本专利技术所述的生产工艺，改变了双极集成电路芯片电场的分布，大大提高了电极之间的耐压（即PN结击穿特性得到提高），BVCBO会最大程度接近本征耐压值，从而降低了对外延层厚度与电阻率的苛刻要求，有利于设计出高压大电流低饱和压降产品；3）、整个生产工艺不需要没有改变原先的电路设计原理，只需要增加一块光刻版就可，流程简洁且成本低。本专利技术的目的之二是提供一种基于沟槽介质隔离的双极集成电路芯片，通过在上隔离区的内外两侧，以及基区的外侧设置环形沟槽，最大限度降低设计尺寸，同时提高BVCBO的最大耐压，实现在最小的间距内电极之间的电性能最大化。为了实现上述目的，本专利技术的解决方案是：一种基于沟槽介质隔离的双极集成电路芯片，包括硅衬底，以及依次生长在硅衬底上的埋层、外延层和绝缘层，其中，所述外延层上设有基区、上隔离区、下隔离区和磷桥区，基区的外侧环绕设有基区沟槽，上隔离区的内外两侧均环绕设有上隔离沟槽，上述基区沟槽和上隔离沟槽为氧化层/多晶硅/氧化层填充结构的沟槽，所述沟槽槽深2-4微米，槽宽1.8-2.5微米。作为优选，上述硅衬底厚度为400-600微米，上述外延层的厚度为8-15微米。上述基于沟槽介质隔离的双极集成电路芯片，在上隔离区的内外两侧设有环形沟槽，防止上隔离过度横向扩散，在基区的外侧设有环形沟槽，把击穿点引入硅下（上隔离区底部），防止磷桥区与基区之间在表面提前击穿，提高击穿耐压BVCBO、BVCS和BVBS，同时，减少了对双极集成电路芯片设计尺寸的依赖，从而使岛面积缩小，有利于缩版工作的开展，从而使单个管芯的面积缩小40%~50%，降低单个管芯的制造成本，提高产品竞争力。以下结合附图及具体实施例对本专利技术做进一步详细描述。附图说明图1为现有技术中常规双极IC产品的断面图；其中，A表示磷桥到上隔离版图距离尺寸；B表示磷桥到基区版图距离尺寸；C表示基区到上隔离版图距离尺寸；a表示横向扩散后实际距离尺寸；b表示横向扩散后实际距离尺寸；c表示横向扩散后实际距离尺寸；图2为本实施例的生产工艺步骤1）形成埋层的双极集成电路芯片结构示意图；图3为本实施例的生产工艺步骤2）形成下隔离区的双极集成电路芯片结构示意图；图4为本实施例的生产工艺步骤3）形成外延层的双极集成电路芯片结构示意图；图5为本实施例的生产工艺步骤4）形成磷桥区的双极集成电路芯片结构示意图；图6为本实施例的生产工艺步骤5）形成上隔离区的双极集成电路芯片结构示意图；图7为本实施例的生产工艺步骤6）形成沟槽的双极集成电路芯片结构示意图；图8为本实施例的生产工艺步骤7）最终本文档来自技高网...

【技术保护点】
一种基于沟槽介质隔离的双极集成电路芯片生产工艺，其特征在于：包括如下步骤：1）N+埋层形成：在硅衬底上进行锑源涂布，光刻N+埋层图，并进行N+埋层高温扩散，最后去除所有硅表面氧化层；2）下隔离区形成：在硅衬底上形成下隔离光刻图形，在下隔离区注入P型杂质，注入后去胶；3）外延层形成：在形成下隔离区的硅衬底上表面生长外延层，所述外延层的厚度大于8um；4）磷桥区形成：将步骤3）形成的外延层上表面进行氧化，形成磷桥区N+C光刻图形，磷桥区N+C窗口腐蚀，淀积重掺杂PSG源，磷桥区N+C预扩与再扩并窗口氧化层生长，磷桥采用扩散深结工艺；5）上隔离区形成：在外延层上形成上隔离区光刻图形，腐蚀上隔离区窗口，掺硼源涂布，上隔离区预扩与再扩并窗口氧化层生长，最后将外延层表面所有氧化层全部腐蚀干净，隔离是采用上下对通深结工艺；6）沟槽形成：1000埃氧化层生长，在外延层形成基区沟槽和上隔离区沟槽光刻图形，硬掩膜氧化层刻尽；采用SF6/O2进行硅沟槽刻蚀，沟槽牺牲氧化，然后将沟槽内氧化层去除干净；接着5000埃沟槽氧化层生长，第一次沟槽多晶硅淀积，第一次多晶硅回刻，再进行多晶硅氧化，硅表面所有氧化层去除，薄氧生长，第二次多晶硅淀积，第二次多晶硅回刻，最终在基区外侧形成一个由氧化层/多晶硅/氧化层填充结构的基区沟槽，在上隔离区内外两侧均形成一个由氧化层/多晶硅/氧化层填充结构的上隔离区沟槽；7）最后，基区1000埃氧化层生长，在双极集成电路芯片上分别形成基区、发射极、基极、集电极和接地孔。...

【技术特征摘要】
1.一种基于沟槽介质隔离的双极集成电路芯片生产工艺，其特征在于：包括如下步骤：1）N+埋层形成：在硅衬底上进行锑源涂布，光刻N+埋层图，并进行N+埋层高温扩散，最后去除所有硅表面氧化层；2）下隔离区形成：在硅衬底上形成下隔离光刻图形，在下隔离区注入P型杂质，注入后去胶；3）外延层形成：在形成下隔离区的硅衬底上表面生长外延层，所述外延层的厚度大于8um；4）磷桥区形成：将步骤3）形成的外延层上表面进行氧化，形成磷桥区N+C光刻图形，磷桥区N+C窗口腐蚀，淀积重掺杂PSG源，磷桥区N+C预扩与再扩并窗口氧化层生长，磷桥采用扩散深结工艺；5）上隔离区形成：在外延层上形成上隔离区光刻图形，腐蚀上隔离区窗口，掺硼源涂布，上隔离区预扩与再扩并窗口氧化层生长，最后将外延层表面所有氧化层全部腐蚀干净，隔离是采用上下对通深结工艺；6）沟槽形成：1000埃氧化层生长，在外延层形成基区沟槽和上隔离区沟槽光刻图形，硬掩膜氧化层刻尽；采用SF6/O2进行硅沟槽刻蚀，沟槽牺牲氧化，然后将沟槽内氧化层去除干净；接着5000埃沟槽氧化层生长，第一次沟槽多晶硅淀积，第一次多晶硅回刻，再进行多晶硅氧化，硅表面所有氧化层去除，薄氧生长，第二次多晶硅淀积，第二次多晶硅回刻，最终在基...

【专利技术属性】
技术研发人员：鄢细根，杨振，张晓新，朱国夫，余庆，廖洪志，赵铝虎，潘国刚，黄少南，
申请(专利权)人：华越微电子有限公司，
类型：发明
国别省市：浙江;33