在一个实施例中，一种设备包括第一晶体管，其中所述第一晶体管的基极耦合到输入端子。提供第二晶体管，其中所述第一晶体管的射极耦合到所述第二晶体管的基极且所述第二晶体管的射极耦合到输出节点。提供第三晶体管，其中所述第三晶体管的基极耦合到输入节点。提供第四晶体管，其中所述第三晶体管的射极耦合到所述第四晶体管的基极且所述第四晶体管的射极耦合到所述输出节点且所述第二晶体管的基极耦合到所述第四晶体管的基极。所述第二晶体管的基极通过短路连结耦合到所述第四晶体管的基极。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】在一个实施例中，一种设备包括第一晶体管，其中所述第一晶体管的基极耦合到输入端子。提供第二晶体管，其中所述第一晶体管的射极耦合到所述第二晶体管的基极且所述第二晶体管的射极耦合到输出节点。提供第三晶体管，其中所述第三晶体管的基极耦合到输入节点。提供第四晶体管，其中所述第三晶体管的射极耦合到所述第四晶体管的基极且所述第四晶体管的射极耦合到所述输出节点且所述第二晶体管的基极耦合到所述第四晶体管的基极。所述第二晶体管的基极通过短路连结耦合到所述第四晶体管的基极。【专利说明】具有提高的切换速度及提高的交叉控制及增加的输出电压的互补达林顿射极跟随器相关串请案的交叉参考本申请案主张于2010年12月20日申请的〃具有中间基极接触的达林顿(Darlington with Intermediate Base Contact) 〃的第 61/424,956 号美国临时申请案的优先权，所述案的内容以引用的方式全部并入本文中。
技术介绍
特定实施例大体上涉及达林顿晶体管配置。使用呈射极跟随器配置的互补达林顿对具有许多已知限制。具体来说，存储在输出晶体管的基极中的电荷归因于以下事实而限制切换速度:不存在可沿着其迅速移除电荷的低阻抗选路。此外，两个输出晶体管的基极不由低阻抗连结连接，这意味着当一个晶体管基极的状态从"断开"状态改变到"接通"状态时，互补输出晶体管的基极不能保证处于且实际上将不处于相同电势(即，将不同时从其先前存在的〃接通〃状态改变到〃断开"状态)。因此，在交叉时期期间使两个晶体管都接通。这导致从电源流向接地的较高的非所要"贯通"传导电流，从而使效率降级。此外，最大输出电压摆幅不能紧密地接近单一晶体管互补对的最大输出电压摆幅，这是因为每一达林顿在接通时不能具有穿过其集极射极的小于VBE (约0.9V)加上VCESAT (约0.2V)的电压。
技术实现思路
在一个实施例中，一种设备包括第一晶体管，所述第一晶体管具有基极、射极及集极，其中所述第一晶体管的基极耦合到输入节点。提供第二晶体管，所述第二晶体管具有基极、射极及集极，其中所述第一晶体管的射极耦合到所述第二晶体管的基极且所述第二晶体管的射极耦合到输出节点。提供第三晶体管，所述第三晶体管具有基极、射极及集极，其中所述第三晶体管的基极耦合到输入节点。提供第四晶体管，所述第四晶体管具有基极、射极及集极，其中所述第三晶体管的射极耦合到所述第四具体的基极且所述第四晶体管的射极耦合到输出节点且所述第四晶体管的射极耦合到输出节点且所述第二晶体管的基极耦合到所述第四晶体管的基极。所述第二晶体管的基极通过短路连结耦合到所述第四晶体管的基极。在一个实施例中，一种方法包括:将第一晶体管耦合到输入节点；将所述第一晶体管耦合到第二晶体管的基极；将所述第二晶体管耦合到输出节点；将第三晶体管耦合到所述输入节点；将所述第三晶体管耦合到第四晶体管的基极；及将所述第四晶体管耦合到输出节点，其中所述第二晶体管的基极通过短路连结耦合到所述第四晶体管的基极。下列详细描述及附图提供本专利技术的本质及优势的更好理解。【专利附图】【附图说明】图1描绘根据一个实施例的达林顿晶体管配置的电路。【具体实施方式】本文描述用于达林顿晶体管配置的技术。在下列描述中，出于解释的目的，阐释数种实例及具体细节以提供本专利技术的实施例的全面理解。如通过所附权利要求书界定的特定实施例可单独包含这些实例中的一些特征或所有特征或结合下文所描述的其它特征，且可进一步包含本文所描述的特征及概念的修改及等效物。图1描绘根据一个实施例的达林顿晶体管配置的电路100。在一个实施例中，所述达林顿晶体管配置为互补型达林顿射极跟随器对。电路100可用于以高电流增益驱动MOSFET及绝缘栅极双极性晶体管(IGBT)栅极。如展示，电路100包含可视为第一达林顿的第一晶体管QllIN及第二晶体管Q110UT。互补型达林顿或射极跟随器可包含晶体管Q12IN及晶体管Q120UT。在一个实施例中，电路100可为单片达林顿配置。所述单片配置意味着晶体管QllIN及晶体管QllOUT可包含于单一裸片中且晶体管Q12IN及晶体管Q120UT可包含于单一裸片中。两个裸片可包含于单一装置中。此外，应理解，即使描述达林顿配置，但也可使用其它类似配置，例如，三重达林顿或呈达林顿配置的其它多重晶体管配置。此外，达林顿晶体管配置的NPN及PNP变化可改变。在电路100中，输入耦合到晶体管QllIN的基极及晶体管Q12IN的基极。此外，输出耦合到晶体管QllOUT的射极及晶体管Q120UT的射极。晶体管QllOUT的射极及晶体管Q120UT的射极可连接在一起(短接)或保持未经连接(在此情况下存在两个输出节点)。特定实施例在晶体管QllOUT的基极与晶体管Q120UT的基极之间添加连结。添加的连结可为提供短路的电线。添加所述连结消除或减少在交叉处浪费的极大的贯通电流。在切换循环的点处(其中晶体管QllOUT状态正从导通改变成非导通且晶体管Q120UT正从非导通改变成导通)，晶体管QllOUT应恰好在晶体管Q120UT接通的同时断开。然而，由于存储于晶体管QllOUT的基极中的电荷，晶体管QllOUT在有限时间内保持为〃接通"，在所述有限时间期间晶体管Q120UT及晶体管QllOUT两者同时为接通且呈现到接地的非常低电阻路径。在此时间期间，极大的贯通电流从电源流到接地。这些电流浪费能量且降低电路的效率。提供从晶体管QllOUT的基极到晶体管Q120UT的射极的短路抑制同时接通两个晶体管的趋势。此外，其提供了用于移除所存储的电荷的非常有效的选路且因此进一步抑制晶体管QllOUT长时间保持接通而足以允许贯通电流流动的可能性。当晶体管Q120UT正断开且晶体管QllOUT正接通时存在相同状况。此外，电路100提供最闻可能切换速度及最闻可能轨对轨偏移。所述最闻切换速度是由于能用添加的连结使晶体管QllOUT或晶体管Q120UT快速放电而引起。此外，断开电压被降低到约0.5V，且此外接通电压在电源Vcc的0.5V之内。断开电压或接通电压常规上将不低于VBE+VCESAT (约0.9V)，其中VBE为基极-射极电压且VCESAT为饱和时的集极-射极电压。这是因为输出晶体管QllOUT或晶体管Q120UT的基极需要高于其射极电压约0.7V以使基极电流流动以在其射极-集极电路中产生电流流动。此外，此基极电流是通过输入晶体管Q12IN经由其射极-集极电路供应。在单片或离散的达林顿配置中，输入晶体管Q12IN的集极连接到输出晶体管Q120UT的集极。因此，晶体管Q12IN的射极(其也为晶体管Q120UT的基极)与其集极之间的电压差不可小于晶体管Q12IN的VCESAT(比如，0.2V)，否则晶体管Q12IN将无法将所需基极电流传导到晶体管Q120UT的基极中。鉴于晶体管Q120UT的射极必须为低于其基极约0.7V且其基极必须为低于其集极0.2V，所以晶体管Q120UT的集极射极电压在导通时不可小于约0.7V加0.2V，S卩，(晶体管Q120UT的)VBESAT加上(晶体管Q12IN的)VCESAT。可使用电线以将晶体管QllOUT的基极与晶体管Q120UT的基极耦合在一起。如需要，本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：大卫·尼尔·凯西，
申请(专利权)人：达尔捷特科半导体有限公司，
类型：
国别省市：
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