半导体裸片核心区域中的R-C箝位电路的分布式建构块制造技术

一种半导体裸片包含用于所述半导体裸片的静电放电ESD防护的电阻器-电容器RC箝位电路。所述RC箝位电路包含分布于衬垫环中和所述半导体裸片的核心区域中的建构块。所述建构块包含在所述核心区域中的至少一个电容器块。所述RC箝位电路还包含在所述分布式建构块中的每一者之间的芯片层级导电层连接。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种半导体裸片包含用于所述半导体裸片的静电放电ESD防护的电阻器-电容器RC箝位电路。所述RC箝位电路包含分布于衬垫环中和所述半导体裸片的核心区域中的建构块。所述建构块包含在所述核心区域中的至少一个电容器块。所述RC箝位电路还包含在所述分布式建构块中的每一者之间的芯片层级导电层连接。【专利说明】半导体裸片核心区域中的R-C箝位电路的分布式建构块
本专利技术一股来说涉及对有可能造成损害的过量电压提供防护的半导体电路，作为实例，所述过量电压包含由于电性过应力(EOS)和/或静电放电(ESD)事件而产生的过量电压。
技术介绍
现代集成电路(IC)容易受过量电压损害。这些有可能造成损害的电压的常见来源包含电性过应力(EOS)和静电放电(ESD)15ESD,固态电子装置中的严重问题，为静电电荷在处于不同静电电位处的主体或表面之间经由直接接触或经由诱发电场进行的传送。使用例如硅等半导体以及例如二氧化硅等绝缘材料建构的IC在经受可能由ESD事件产生的较高电压时可永久地受损害。按照传统，使用晶载电路以在ESD事件期间保护1C。在常规IC ESD保护方案中，特殊箝位电路时常在IC电力供应轨之间分流ESD电流，从而保护IC的敏感的内部元件免受损害。此些箝位电路具有计时器电路(例如，电阻器-电容器(RC)计时器，其可称作“瞬态检测器”)以及用于放出高ESD电流的大的n通道MOSFET装置。因此，时常在IC内使用电力轨箝位电路，以使得如果在IC的电力轨上遭遇ESD事件，那么箝位器将接通且减小电压以使得IC的主要装置(电路元件)将不受损害。此些RC箝位器的实施和使用为此项技术中所熟知的。RC箝位器的大小非常大，且使用芯片的大部分或全部金属层以提供低电阻和高电流处置能力。先前，RC箝位器的RC计时器和反相器部分已位于一个衬垫中(在衬垫环中)且大的场效晶体管(bigfet)已跨越芯片的衬垫环分布。在其它先前实施方案中，RC箝位器已被配置为含有所有建构块的极大的一体式RC箝位器。这些设计中的每一者都占用了芯片的金属层的大部分，从而极大地约束了芯片的其它功能组件的布线选项。
技术实现思路
本专利技术的实施例包括一种RC箝位器设计，所述设计通过将RC箝位器的建构块分布在倒装芯片的核心区域中而减小了导电层使用。本专利技术的一个方面提供一种设备，所述设备包含具有核心区域和衬垫环的半导体裸片。所述核心区域包含基于计时器的箝位器，例如，经配置而用于所述半导体裸片的ESD防护的RC箝位电路。所述RC箝位电路包含在所述核心区域中的具有至少一个电容器块的分布式建构块。所述RC箝位电路还包含在所述分布式建构块中的每一者之间的芯片层级导电(例如，金属)层连接。在另一方面中，提供一种用于将箝位电路配置于半导体裸片上的方法。所述方法包含将包含至少一个电容器块的箝位电路建构块配置于所述半导体裸片的核心区域中。所述方法还包含经由所述半导体裸片的芯片层级导电层将所述分布式建构块相耦合。此
技术实现思路
已相当广泛地概述了本专利技术的特征和技术优点，以便可以较好地理解以下“实施方式”。下文将描述本专利技术的额外特征和优点。所属领域的技术人员应了解，本专利技术可易于用作修改或设计用于实现本专利技术的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此些等效构造不脱离如所附权利要求书中所阐述的本专利技术的教示。当结合附图进行考虑时，从以下描述中将较好地理解被认为是本专利技术的特性的新颖特征(关于其组织和操作方法两者)，连同另外的目标和优点。然而，应明确理解，诸图中的每一者仅为说明和描述目的而提供且不意欲界定本专利技术的限制。【专利附图】【附图说明】当结合图式考虑时，将从下文所阐述的实施方式中更显而易见本专利技术的特征、本质和优点，在图式中，相似参考字符贯穿始终对应地进行识别，且其中:图1A和IB为概念性地说明根据本专利技术的方面的分布式RC箝位电路的实例的示意图。图2展示可有利地使用本专利技术的实施例的示范性无线通信系统。图3为说明根据本专利技术的一方面的用于配置半导体裸片的方法的过程流程图。【具体实施方式】传统的基于计时器的箝位电路设计的一个缺点在于，基于计时器的箝位器占用大的区域，且其使用导电(例如，金属)层的大部分以处置ESD电流。这样会在块或芯片层级处引入问题，因为相当大的区域被分配以放置基于计时器(例如，RC)的箝位器，从而归因于基于计时器的箝位器内的导电 层拥塞而增大了在核心区域中路由信号的难度。根据本专利技术的方面，可通过分布基于计时器的箝位器的建构块而减轻关于传统的基于计时器的箝位器实施的这些问题。分布式的基于计时器的箝位器可应用于倒装芯片配置或任何其它芯片配置中。图1A为示范性的基于计时器的箝位电路的框图，其中基于计时器的电路的组件(例如，电阻器和电容器)在半导体裸片的核心区域中彼此分开地分布。在此实例中，所述分布式的基于计时器的箝位电路为RC箝位器。所述RC箝位器被划分为较小的建构块，例如电阻器 Rl、R2、…Rn、电容器 Cl、C2、...Cn、Cdecapl、...Cdecapn、反相器 INVl、INV2...和反相器加bigfet INV+BIGFET1、INV+BIGFET2、…INV+BIGFETn。在此示范性拓扑中，电阻器R1、R2、…Rn串联耦合到节点Vdd，且电容器Cl、C2、...Cn、Cdecapl、…Cdecapn耦合到节点Vss。图1B展示替代示范性拓扑，其中电阻器R1、R2、…Rn串联耦合到节点Vss且电容器C1、C2、-Cn, CdecapU…Cdecapn耦合到节点Vdd。应理解，鉴于本专利技术，在本专利技术的范围内所属领域的一股技术人员可配置各种其它拓扑。举例来说，可将电阻器和电容器组合成单个组件，或组合成还包含一个或一个以上反相器的单个组件。在另一实例中，用联结在一起的2输入NAND (与非)门来替代反相器。根据本专利技术的各方面，各种拓扑可经成形或重新成形以符合特定设计目标，例如，填充芯片上的未使用区域。尽管图1A和图1B展示了多个反相器加bigfet建构块，但应理解，本专利技术的实例可包含各种数目的每一种组件，例如，5、7或9(等等)个反相器(替代如图1A中所展示的三个)或4、6或8 (等等)个反相器(替代如图1B中所展示的2个)。建构块之间的耦合发生于芯片层级导电层中。所述耦合经配置以满足RC时序(电阻器和电容器建构块的数目)、RC箝位器接通时间(由金属布线引入的最大额外负载)和RC箝位器箝位电压(用以实现良好箝位特性的反相器加bigfet的数目)。可将分布于核心区域中的未使用电容器用作解耦电容器。如图1A中所见，虚线表示RC箝位器的组件之间在芯片层级处的耦合。根据本专利技术的各方面的在芯片层级处的此种耦合避免了使用先前已知的一体式RC箝位器(例如，其包含经由芯片层级导电层进行的耦合)可能遭遇的布线困难和布线拥塞。本专利技术的实施例提供了利用核心区域或(微处理器等的)硬宏内部的区域中的未使用区域以放置RC箝位器组件(例如，电容器块)的能力。通过分布RC箝位器的建构块而避免了传统RC箝位器技术所遭受的导电层布线拥塞。核心区域中的经分布的电容器可用作RC箝位器的建构块或用作解耦电容器。图2展示可有利地使用分布式RC箝位器的实施例的示范性无线通信系统200。为说本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：礼萨·贾利利塞纳里，埃文·希安苏里，斯雷克尔·R·敦迪盖尔，尤金·R·沃利，
申请(专利权)人：高通股份有限公司，
类型：
国别省市：