用于堆叠器件的互连结构和方法技术

本发明专利技术公开了一种堆叠集成电路（IC）器件以及方法。堆叠IC器件包括第一半导体元件和接合在第一半导体元件上的第二半导体元件。第一半导体元件包括第一衬底、第一衬底中的公共导电部件、第一层间介电（ILD）层、第一互连部件，以及将第一互连部件连接至公共导电部件的导电插塞。第二半导体元件包括第二衬底、第二衬底上的第二ILD层以及第二ILD层中的第二互连部件。器件还包括导电深接塞，其与第一半导体元件中的公共导电部件和第二互连部件相连接。导电深插塞与导电插塞之间由所述第一ILD层分开。本发明专利技术还公开了用于堆叠器件的互连结构和方法。

【技术实现步骤摘要】
本专利申请要求2013年3月15日提交的美国申请No.61/794,847的权益，在此通过引用将其全文并入本文中。
本专利技术涉及半导体
，更具体地，涉及一种用于堆叠器件的互连结构和方法。
技术介绍
半导体集成电路（IC）工业经历了快速发展。在IC演进过程中，功能密度（即，每个芯片面积上的互连结构器件的数量）普遍增加，而几何面积（即，使用制造工艺可制造的最小组件（或线））减小。该尺寸缩小的工艺通常通过增加生产效率和降低相关成本来提供益处。随着半导体技术的进一步发展，堆叠IC器件出现以作为进一步减少半导体器件物理尺寸的有效替代物。在堆叠IC器件中，诸如逻辑、存储、处理器电路等有源电路制造在不同的半导体晶圆上。两个或更多半导体晶圆可一个安装在另一个的顶部以进一步减小IC器件的形状因数。例如，两个半导体晶圆可通过适合的接合技术接合到一起。堆叠IC器件的一个优势特征是可获得更高的密度。尽管现存的堆叠半导体器件及其制造方法通常能够满足它们的预期目的，但是它们并不是在所有方面都令人满意。期望该领域的改进。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种器件，包括：第一半导体元件，包括：第一衬底；位于所述第一衬底中的公共导电部件；形成在所述第一衬底上方的第一介电层中的第一互连部件；和将所述第一互连部件连接至所述公共导电部件的导电插塞；第二半导体元件，接合到所述第一半导体元件，所述第二半导体元件包括：第二衬底；和形成在所述第二衬底上方的第二层间介电层中的第二互连部件；以及导电深插塞，连接至所述第一半导体元件中的公共导电部件和所述第二半导体元件中的第二互连部件，并通过所述第一介电层与所述导电插塞分隔开。在可选实施例中，所述导电深插塞形成为穿过所述第一介电层并部分地穿过所述第二介电层。在可选实施例中，所述导电深插塞连接在所述第一互连部件和所述第二互连部件之间。在可选实施例中，所述公共导电部件的宽度基本大于所述导电深插塞的宽度。在可选实施例中，所述导电插塞和所述导电深插塞各自与所述公共导电部件直接连接。在可选实施例中，所述第一半导体元件包括图像传感器。在可选实施例中，所述第二半导体元件包括专用集成电路（ASIC）。根据本专利技术的另一方面，还提供了一种堆叠集成电路器件，包括：第一半导体元件，具有第一互连部件以及连接至所述第一互连部件的导电插塞；第二半导体元件，接合在所述第一半导体元件上，所述第二半导体元件包括第二互连部件；以及导电深插塞，连接在所述第一互连部件和所述第二互连部件之间，其中，所述导电深插塞包括：上部，连接至所述第一半导体元件中的导电插塞；和下部，连接至所述第二半导体元件中的第二互连部件。在可选实施例中，所述导电深插塞的所述上部的宽度基本大于所述下部的宽度。在可选实施例中，所述器件还包括：所述第一半导体元件中的第一层间介电（ILD）层；以及，所述第二半导体元件中的第二层间介电（ILD）层。在可选实施例中，所述导电深插塞形成为穿过所述第一ILD层和部分所述第二ILD层。在可选实施例中，所述导电深插塞与所述导电插塞被所述第一ILD层分隔开。在可选实施例中，所述器件还包括：所述第一半导体元件中的第一衬底。在可选实施例中，所述导电深插塞的上部位于所述第一衬底中。在可选实施例中，所述第一半导体元件包括图像传感器。在可选实施例中，所述第二半导体元件包括专用集成电路（ASIC）。在本专利技术的又一方面，还提供了一种方法，包括：提供第一半导体元件，所述第一半导体元件包括：第一衬底；位于所述第一衬底上的第一层间介电（ILD）层；所述第一ILD层中的第一互连部件；和所述第一ILD层中的导电插塞，其中，所述导电插塞连接所述第一衬底和所述第一互连部件；将所述第一半导体元件接合在第二半导体元件上，所述第二半导体元件包括：第二衬底；位于所述第二衬底上方的第二层间介电（ILD）层；和所述第二ILD层中的第二互连部件；在所述第一衬底中形成衬底沟槽以露出所述导电插塞和所述第一层间介电层；在所述第一衬底和所述衬底沟槽的侧壁上沉积介电隔离层；从所述衬底沟槽的底部去除所述介电隔离层以露出所述第一ILD层；在所述衬底沟槽中形成深互连沟槽（DIT）图案掩模；通过所述DIT图案掩模来蚀刻所述第一ILD层以及部分所述第二ILD层，以形成连接至所述第二互连部件的第一DIT；去除图案化的掩模以形成第二DIT，所述第二DIT包括作为上部的所述衬底沟槽以及作为下部的所述第一DIT；以及用导电材料填充所述第二DIT以形成连接所述第一半导体元件和第二半导体元件的导电深插塞。在可选实施例中，通过光刻工艺和相对于所述第一ILD层具有足够蚀刻选择比的选择性蚀刻来形成所述衬底沟槽。在可选实施例中，所述第一ILD层用作蚀刻停止层。在可选实施例中，所述导电深插塞的所述上部的宽度基本大于所述下部的宽度。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图1为根据本专利技术各个方面的堆叠集成电路（IC）器件的截面图。图2为制造根据本专利技术各个方面的堆叠IC器件的示例方法的流程图。图3-9为根据图2的方法构造的堆叠IC器件在不同制造阶段的截面图。具体实施方式下面公开的内容提供了许多不同的实施例或者例子，用以实现本专利技术的不同特征。下面将描述组件和布置的具体例子以简化本专利技术。当然它们仅为举例说明而并不旨在限制本专利技术。例如，在以下描述中，第一部件形成在第二部件上方或者在第二部件上可以包括第一部件与第二部件形成为直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间即第一部件和第二部件不直接接触的实施例。此外，本专利技术在多个例子中重复引用数字和/或字母。该重复是为了简化和清楚的目的，并且其自身并不表明所讨论的不同实施例和/或结构之间的关系。此外，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”等空间关系术语，以便于描述如图中所示的一个元件或部件与本文档来自技高网...

【技术保护点】
一种器件，包括：第一半导体元件，包括：第一衬底；位于所述第一衬底中的公共导电部件；形成在所述第一衬底上方的第一介电层中的第一互连部件；和将所述第一互连部件连接至所述公共导电部件的导电插塞；第二半导体元件，接合到所述第一半导体元件，所述第二半导体元件包括：第二衬底；和形成在所述第二衬底上方的第二层间介电层中的第二互连部件；以及导电深插塞，连接至所述第一半导体元件中的公共导电部件和所述第二半导体元件中的第二互连部件，并通过所述第一介电层与所述导电插塞分隔开。

【技术特征摘要】
2013.03.15 US 61/794,847;2013.05.21 US 13/898,6411.一种器件，包括：
第一半导体元件，包括：
第一衬底；
位于所述第一衬底中的公共导电部件；
形成在所述第一衬底上方的第一介电层中的第一互连部件；和
将所述第一互连部件连接至所述公共导电部件的导电插塞；
第二半导体元件，接合到所述第一半导体元件，所述第二半导体元件
包括：
第二衬底；和
形成在所述第二衬底上方的第二层间介电层中的第二互连部件；
以及
导电深插塞，连接至所述第一半导体元件中的公共导电部件和所述第
二半导体元件中的第二互连部件，并通过所述第一介电层与所述导电插塞
分隔开。
2.根据权利要求1所述的器件，其中，所述导电深插塞形成为穿过所
述第一介电层并部分地穿过所述第二介电层。
3.根据权利要求1所述的器件，其中，所述导电深插塞连接在所述第
一互连部件和所述第二互连部件之间。
4.一种堆叠集成电路器件，包括：
第一半导体元件，具有第一互连部件以及连接至所述第一互连部件的
导电插塞；
第二半导体元件，接合在所述第一半导体元件上，所述第二半导体元
件包括第二互连部件；以及
导电深插塞，连接在所述第一互连部件和所述第二互连部件之间，其
中，所述导电深插塞包括：
上部，连接至所述第一半导体元件中的导电插塞；和
下部，连接至所述第二半导体元件中的第二互连部件。
5.根据权利要求4所述的器件，其中，所述导电深插塞的所述上部的
宽度基本大于所述下部的宽度。
6.根据权利要求4所述的器件，还包括：

【专利技术属性】
技术研发人员：庄俊杰，杨敦年，刘人诚，洪丰基，许慈轩，蔡纾婷，高敏峰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71