具有互连结构的鳍式场效应晶体管(FinFET)器件结构制造技术

本发明专利技术实施例提供了一种半导体器件结构及其形成方法。半导体器件结构包括：形成在衬底上方的第一金属层和形成在第一金属层上方的介电层。半导体器件结构还包括：形成在介电层中和第一金属层上方的粘合层和形成在介电层中的第二金属层。第二金属层电连接至第一金属层，并且粘合层的部分形成在第二金属层和介电层之间。粘合层包括第一部分，第一部分内衬有第二金属层的顶部，并且第一部分具有沿着垂直方向的延伸部分。本发明专利技术实施例涉及具有互连结构的鳍式场效应晶体管(FinFET)器件结构。

Fin field effect transistor (FinFET) device structure with interconnect structure

The embodiment of the invention provides a semiconductor device structure and a forming method thereof. The semiconductor device structure includes a first metal layer formed over the substrate and a dielectric layer formed over the first metal layer. The semiconductor device structure also includes an adhesive layer formed over the dielectric layer and the first metal layer and a second metal layer formed in the dielectric layer. The second metal layer is electrically connected to the first metal layer, and a portion of the adhesive layer is formed between the second metal layer and the dielectric layer. The adhesive layer includes a first portion, a first portion having a top portion of the second metal layer, and a first portion having an extension portion in a vertical direction. The embodiment of the invention relates to a fin type field effect transistor (FinFET) device structure with an interconnection structure.

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2015年6月15日提交的标题为“Fin field effect transistor(FinFET)device structure with interconnect structure”的美国临时专利申请第62/175,849的优先权，其全部内容通过引用结合于此作为参考。本申请涉及以下共同代决和共同转让的专利申请：于2015年7月14日提交的标题为“Fin field effect transistor(FinFET)device structure with interconnect structure”的美国第14/799,258号，其全部内容通过引用结合于此作为参考。
本专利技术实施例涉及具有互连结构的鳍式场效应晶体管(FinFET)器件结构。
技术介绍
半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上方形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模式或以其他封装类型来单独地封装单独的管芯。在半导体器件的制造过程中，半导体器件的尺寸已经不断减小以增加器件密度。因此，提供了多层互连结构。互连结构可以包括一条或多条导电线和通孔层。虽然现有的互连结构和制造互连结构的方法通常已经满足它们的预期目的，但是它们并非在所有方面都尽如人意。
技术实现思路
根据本专利技术的一些实施例，提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述第二金属层电连接至所述第一金属层，所述粘合层的部分形成在所述第二金属层和所述介电层之间，并且其中，所述粘合层包括第一部分，所述第一部分作为所述第二金属层的顶部的衬垫，并且所述第一部分具有沿着垂直方向的延伸部分。根据本专利技术的另一些实施例，还提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述粘合层形成在所述第二金属层和所述介电层之间，并且所述第二金属层包括通孔部分和位于所述通孔部分之上的沟槽部分，并且其中所述粘合层包括邻近所述第二金属层的沟槽部分的第一部分，所述第一部分具有延伸尖端，并且所述延伸尖端位于低于所述第二金属层的通孔部分的最高点的位置处。根据本专利技术的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一金属层；在所述第一金属层上方形成蚀刻停止层；在所述蚀刻停止层上方形成介电层；在所述介电层中形成沟槽开口和通孔开口，其中，所述沟槽开口具有延伸部分；在所述沟槽开口和所述通孔开口的侧壁和底面上形成粘合层；去除所述蚀刻停止层的直接位于所述第一金属层之上的部分和去除所述粘合层的一部分以暴露所述介电层的一部分；以及在所述通孔开口和所述沟槽开口中填充第二金属层，其中，所述第二金属层电连接至所述第一金属层。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减 小。图1示出了根据本专利技术的一些实施例的位于鳍式场效应晶体管(FinFET)器件结构上的互连结构的三维视图。图2A至图2P示出了根据本专利技术的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面图示。图2P’示出了根据本专利技术的一些实施例的图2P的区域A的放大图示。图3A至图3E示出了根据本专利技术的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面图示。图3C’示出了根据本专利技术的一些实施例的图3C的区域B的放大视图。图3E’示出了根据本专利技术的一些实施例的图3E的区域C的放大视图。图4A至图4E示出了根据本专利技术的一些实施例的形成具有互连结构的半导体器件的各个阶段的截面图示。图4C’示出了根据本专利技术的一些实施例的图4C的区域D的放大图示。图5示出了具有过凹进的沟槽开口的沟槽-通孔结构。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同实施例或实例。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。描述了实施例的一些变体。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以替代或消除。提供了一种用于形成具有互连结构的半导体结构的实施例。互连结构 包括形成在介电层中的多个金属层(诸如金属间电介质，IMD)。用于形成互连结构的一种工艺是双镶嵌工艺。图1示出了根据本专利技术的一些实施例的鳍式场效应晶体管(FinFET)器件结构100上的互连结构的三维图。FinFET器件结构100包括衬底102。该衬底102可以由硅或其他半导体材料制成。可选地或额外地，该衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102是由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成的。在一些实施例中，衬底102是由诸如硅锗、碳化硅锗、磷砷化镓、或磷铟化镓的合金半导体制成的。在一些实施例中，该衬底102包括外延层。例如，该衬底102具有位于块状半导体上面的外延层。FinFET器件结构100还包括从衬底102延伸的一个或多个鳍结构20(例如，Si鳍)。鳍结构20可以任选地包括锗(Ge)。鳍结构20可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构102。形成诸如浅沟槽隔离(STI)结构的隔离结构22以围绕鳍结构20。如图1所示，在一些实施例中，通过隔离结构22围绕鳍结构20的下部，并且鳍结构20的上部从隔离结构22突出。也就是说，鳍结构20的一部分嵌入在隔离结构22中。隔离结构22防止电干扰或串扰。FinFET器件结构110还包括栅极堆叠结构，栅极堆叠结构包括栅极介电层32和栅电极34。栅极堆叠结构形成在鳍结构20的中间部分上方。在一些其他实施例中，栅极堆叠结构是伪栅极堆叠件，并且在实施高热预算工艺之后被金属栅极(MG)所取代。如图1所示，间隔件36形成在栅电极34的相对侧壁上。源极/漏极(S/D)结构24形成为邻近栅极堆叠结构。接触结构40形成在源极/漏极(S/D)结构24上方，并且第一金属层40形成在接触结构40上方。沟槽通孔结构50形成在第一金属层104上方。将在沟槽通孔结构50上形成第二金属本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述第二金属层电连接至所述第一金属层，所述粘合层的部分形成在所述第二金属层和所述介电层之间，并且其中，所述粘合层包括第一部分，所述第一部分作为所述第二金属层的顶部的衬垫，并且所述第一部分具有沿着垂直方向的延伸部分。

【技术特征摘要】
2015.06.15 US 62/175,849;2015.07.30 US 14/813,7751.一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述第二金属层电连接至所述第一金属层，所述粘合层的部分形成在所述第二金属层和所述介电层之间，并且其中，所述粘合层包括第一部分，所述第一部分作为所述第二金属层的顶部的衬垫，并且所述第一部分具有沿着垂直方向的延伸部分。2.根据权利要求1所述的半导体器件结构，其中，所述粘合层还包括位于所述第一部分下方的第二部分，并且所述第一部分不连接至所述第二部分。3.根据权利要求2所述的半导体器件结构，其中，所述粘合层的第二部分具有倾斜的顶面。4.根据权利要求2所述的半导体器件结构，其中，所述延伸部分具有位于低于所述第二部分的最高位置的位置处的尖端。5.根据权利要求1所述的半导体器件结构，其中，所述粘合层的第一部分具有与所述介电层直接接触并且垂直于所述第一金属层的顶面的第一表面，所述粘合层的第一部分的最低位置在所述第一表面处。6.根据权利要求1所述的半导体器件结构，其中，所述粘合层的第一部分的底部具有平滑的V形形状。7.根据权利要求1所述的半导体...

【专利技术属性】
技术研发人员：张哲诚，林志翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71