半导体器件结构及其形成方法技术

本发明专利技术提供了一种半导体器件结构。半导体器件结构包括衬底和位于衬底上方的第一介电层。半导体器件结构包括位于第一介电层上方的第二介电层。第一介电层和第二介电层由不同的材料制成。半导体器件结构包括穿过第一介电层并且穿入第二介电层内的导电通孔结构。导电通孔结构具有第一部分和第二部分，第一部分和第二部分分别位于第一介电层和第二介电层中。第一部分具有面向衬底的第一端部，并且第一端部的第一宽度大于第二部分的第二宽度。

【技术实现步骤摘要】
相关申请的交叉引用本申请与于2015年3月16日提交的且标题为“SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME”的共同代决和共同转让的美国专利申请第14658,525号，其全部内容结合于此作为参考。
本专利技术涉及半导体器件结构及其形成方法。
技术介绍
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC。每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度在IC发展工艺中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的组件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。然而，由于部件尺寸继续减小，制造工艺继续变得难以实施。因此，形成越来越小尺寸的可靠的半导体器件是一种挑战。
技术实现思路
为了解决现有技术中的问题，根据本专利技术的一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透
到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，所述第一部分具有面向所述衬底的第一端部，并且所述第一端部的第一宽度大于所述第二部分的第二宽度。根据本专利技术的另一些实施例，提供了一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，并且所述第一部分的第一宽度在从所述第二介电层至所述衬底的方向上连续地增加。根据本专利技术的又一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一介电层；在所述第一介电层上方形成第二介电层，其中，所述第一介电层和所述第二介电层由不同的材料制成；在所述第一介电层中形成通孔并且在所述第二介电层中形成孔，其中，所述通孔连接至所述孔，所述通孔具有第一端开口和第二端开口，所述第一端开口面向所述衬底，所述第二端开口面向所述孔，所述第一端开口的第一宽度大于所述第二端开口的第二宽度；以及在所述通孔和所述孔中形成导电通孔结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2A至图2C是根据一些实施例的分别在图1A至图1B和图1H中的结构的顶视图。图3是根据一些实施例的半导体器件结构的截面图。图4是根据一些实施例的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应当理解，在该方法之前、期间和之后可以提供额外的操作，并且对于该方法的其他实施例，可以替代或消除描述的一些操作。图1A至图1H是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图2A至图2C是根据一些实施例的分别在图1A至图1B和图1H中的结构的顶视图。图1A至图1B和图1H是根据一些实施例的示出了分别沿着图2A至图2C中的剖面线1A-1A’、1B-1B’、1H-1H’截取的结构的截面图。如图1A所示，根据一些实施例，提供衬底110。衬底110可以是诸如硅晶圆的半导体晶圆。可选地或者额外地，衬底110可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或钻石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷
化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。如图1A所示，根据一些实施例，在半导体衬底110中形成隔离结构111。根据一些实施例，隔离结构111围绕半导体衬底110的器件区。根据一些实施例，隔离结构111配置为限定并且电隔离在半导体衬底110中形成的各种器件元件(未示出)。元件的实例可以包括但不限于晶体管、二极管和/或其他适用的元件。晶体管的实例可以包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高电压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等。实施诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺的多种工艺以形成器件元件。如图1A所示，根据一些实施例，在半导体衬底110和隔离结构111上方形成介电层120。根据一些实施例，介电层120包括介电材料。介质材料的实例可以包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强的正硅酸乙酯(PETEOS)。介电层120可以包括由诸如低介电常数或极低介电常数(ELK)材料的多种介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或另一适用的工艺形成介电层120。如图1A所示，根据一些实施例，在介电层120中形成沟槽122。根据一些实施例，使用光刻工艺和蚀刻工艺形成沟槽122。如图1A所示，根据一些实施例，在沟槽122中形成阻挡层132。根据一些实施例，阻挡层132共形地覆盖沟槽122的内壁122a和底面122b。根据一些实施例，阻挡层132配置为防止形成在沟槽122中的金属材料扩散至介电层120内。阻挡层132包括钽或另一合适的材料。根据一些实施例，使用物理汽相沉积工艺本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，所述第一部分具有面向所述衬底的第一端部，并且所述第一端部的第一宽度大于所述第二部分的第二宽度。

【技术特征摘要】
2015.03.16 US 14/659,1701.一种半导体器件结构，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，其中，所述第一介电层和所述第二介电层由不同的材料制成；以及导电通孔结构，穿过所述第一介电层并且穿透到所述第二介电层内，其中，所述导电通孔结构具有第一部分和第二部分，所述第一部分和所述第二部分分别位于所述第一介电层和所述第二介电层中，所述第一部分具有面向所述衬底的第一端部，并且所述第一端部的第一宽度大于所述第二部分的第二宽度。2.根据权利要求1所述的半导体器件结构，还包括：导电线，位于所述第二介电层中并且位于所述导电通孔结构上方。3.根据权利要求2所述的半导体器件结构，其中，所述导电通孔结构的所述第二部分与所述导电线直接接触。4.根据权利要求2所述的半导体器件结构，其中，所述第一端部的所述第一宽度小于所述导电线的第三宽度。5.根据权利要求1所述的半导体器件结构，其中，所述第一部分还具有邻近所述第二部分的第二端部，并且所述第一端部的所述第一宽度大于所述第二端部的第三宽度。6.根据权利要求1所述的半导体器件结构，还包括：第三介电层，位于所述衬底和所述第一介电层之间；以及导电线，位于所述第三介电...

【专利技术属性】
技术研发人员：陈威廷，张哲诚，吕祯祥，刘又诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71