半导体器件及其晶圆级封装制造技术

本发明专利技术提供一种半导体器件，包括集成电路裸晶、钝化层和重布线层结构。集成电路裸晶具有主动表面，在主动表面上设有至少一第一片上金属垫和第二片上金属垫，第一片上金属垫邻近第二片上金属垫。钝化层位于主动表面上，且覆盖第一片上金属垫和第二片上金属垫。重布线层结构位于钝化层上。重布线层结构包括第一着垫，位于第一片上金属垫的上方；第一导孔，位于重布线层结构中，电连接第一着垫与第一片上金属垫；第二着垫，位于第二片上金属垫的上方；第二导孔，位于重布线层结构中，电连接第二着垫与第二片上金属垫；以及至少三条线路，设于重布线层结构上，并通过第一着垫与第二着垫之间的空间。本发明专利技术还提供一种晶圆级封装，可提高信号完整性。

【技术实现步骤摘要】

本专利技术有关于一种半导体器件及封装，具有微细的(fine)重布线层(redistribution layer,RDL)间距(pitch)以及较佳的信号完整性(signal integrity)。
技术介绍
为了降低成本及封装尺寸，封装业界已发展出各种不同的技术及方法。晶圆级封装(Wafer Level Packaging，WLP)即是其中之一。所谓的晶圆级封装，是在整片晶圆生产完成后，直接在晶圆上进行封装测试，之后才切割制成单颗芯片。例如，本领域公知的扇出型晶圆级封装(Fan-Out Wafer Level Packaging,FOWLP)，可以将并排组态的至少两个集成电路(integrated circuit,IC)裸晶(die)整合到一模封(molded)的半导体封装中，该半导体封装具有扇出式的重布线层(redistribution layer，RDL)和后钝化互连(post passivation interconnection，PPI)结构。两个集成电路裸晶可以通过重布线层(RDL)彼此互连。相较于现有的覆晶球栅数组(flip-chip ball grid array,FCBGA)封装，扇出型晶圆级封装能提供较优的外形尺寸、引脚数及散热性能。然而，随着越来越多的功能被整合到单个的集体电路裸晶，裸晶至裸晶(die-to-die)信号数急剧增加。增加的裸晶至裸晶信号数导致重布线层(RDL)的绕线空间受到挤压。目前，由于每个着垫(landing pad)具有相对较大的尺寸，因此，在两个相邻的着垫之间最多仅能容纳三到四条信号线路(signal trace)。如此一来，就没有足够的空间用于布设屏蔽线路(shielding trace)。由于信号间的串扰，这对高速应用的信号完整性有不利地影响。因此，本
需要一种改良的晶圆级封装，以具有微细的重布线层间距和较佳的信号完整性。
技术实现思路
本专利技术的主要目的即在于提供一种改良的半导体器件及其封装，以解决上述问题。本专利技术一方面提出一种半导体器件，该半导体器件包括集成电路裸晶、钝化层和重布线层结构。该集成电路裸晶具有主动表面，其中在该主动表面上设有至少一第一片上金属垫(on-chip metal pad)和第二片上金属垫，且该第一片上金属垫邻近该第二片上金属垫。该钝化层位于该主动表面上，且覆盖该第一片上金属垫以及该第二片上金属垫。该重布线层结构位于该钝化层上。该重布线层结构包括第一着垫，位于该第一片上金属垫的上方；第一导孔，位于该重布线层结构中，电连接该第一着垫与该第一片上金属垫；第二着垫，位于该第二片上金属垫的上方；第二导孔，位于该重布线层结构中，电连接该第二着垫与该第二片上金属垫；以及至少三条线路，设于该重布线层结构上，并通过该第一着垫与该第二着垫之间的空间(space)。本专利技术另一方面提出一种晶圆级封装，其包括集成电路裸晶、钝化层、成型材料和重布线层结构。该集成电路裸晶具有主动表面，其中在该主动表面上设有至少一第一片上金属垫和第二片上金属垫，且该第一片上金属垫邻近该第二片上金属垫。该钝化层位于该主动表面上，且覆盖该第一片上金属垫以及该第二片上金属垫。该成型材料包覆除该主动表面外的该集成电路裸晶。该重布线层结构位于该钝化层以及该成型材料上。该重布线层结构包括第一着垫，位于该第一片上金属垫的上方；第一导孔，位于该重布线层结构中，电连接该第一着垫与该第一片上金属垫；第二着垫，位于该第二片上金属垫的上方；第二导孔，位于该重布线层结构中，电连接该第二着垫与该第二片上金属垫；以及至少三条线路，位于该重布线层结构上，并通过该第一着垫与该第二着垫之间的空间。本专利技术提供了一种半导体器件及其晶圆级封装，可用于提高信号完整性。为让本专利技术之上述目的、特征及优点能更明显易懂，下文特举较佳实施方式，并配合所附图式，作详细说明如下。然而如下之较佳实施方式与图式仅供参考与说明用，并非用来对本专利技术加以限制者。附图说明附图系提供本专利技术更进一步的了解，并构成本说明书的一部分。附图与说明书内容一同阐述之本专利技术实施例系有助于解释本专利技术的原理原则。在附图中：图1为依据本专利技术一实施例示出的一种扇出型晶圆级封装的剖面示意图；图2为根据本专利技术一实施例所绘示的重布线层结构中的部分铝垫、铜导孔、线路及着垫的透视平面图；图3是沿图2中I-I’线截取的示意剖面图；图4为根据本专利技术另一实施例所绘示的重布线层中的部分铝垫、铜导孔、线路及着垫的透视平面图。具体实施方式在以下详细描述中，请参考附图，这些附图构成本揭露书的一部分，其用来辅助说明并例示本专利技术的具体实施方案。这些实施方案被详细地描述以使本领域的技术人员能够实践本专利技术。当然，其他实施例也可以被利用，且在不脱离本专利技术的范围下，可以做出结构上的变化。因此，以下的详细描述，不应被视为具有限制意义，并且本专利技术的范围应由所附权利要求书所定义，其
技术实现思路
应同时考虑等效物的全部范围。本专利技术的一个或多个实施方案将参照附图描述，其中以相同标号来表示相同元件，且其中例示的结构不一定按比例绘制。以下，术语“裸晶”、“芯片”、“晶粒”、“晶片”、“半导体芯片”和“半导体裸晶”在整个说明书中均可互换使用。图1为依据本专利技术一实施例示出的一种示例性的半导体器件封装的剖面示意图。半导体器件封装1可以是扇出型晶圆级封装(FOWLP)，具有被模封的多个集成电路(IC)裸晶，该多个集体电路裸晶以并排组态排列，但不限于此。虽然图中示出的是多个裸晶(multi-die)的晶圆级封装，但本领域技术人员应理解本专利技术亦可应用于单个裸晶(single-die)的封装。可以理解的是，半导体器件封装1也可被理解为一种半导体器件，但应当说明的是，对于半导体器件的情形，可以不包括成型材料20，其中，成型材料20用于封装半导体器件中所包括的集体电路裸晶。在一些实施例中，集体电路裸晶的主动表面未被成型材料20包覆(encapsulate)。如图1所示，该示例性的半导体器件封装1包括以并排组态排列的两个集
成电路裸晶102及104，且集成电路裸晶102及104被成型材料(molding material)20模封。例如，成型材料20可以是环氧树脂(epoxy)、树脂(resin)或其他合适的成型材料。集成电路裸晶102及104分别具有主动表面(active surface)102a及104a。在此示例图中，主动表面102a及104a均朝下。在主动表面102a及104a上分别设有片上金属垫(on-chip metal pad)122及142，例如铝垫，如片上金属垫122和/或142可以为铝垫。这些片上金属垫122及142分别被钝化层120及140所覆盖。根据所示出的实施例，钝化层120及140可以包括有氧化硅、氮化硅、氮氧化硅、未掺杂硅玻璃，或其组合。可选地，可分别在钝化层120及140上直接形成介电覆盖层(dielectric capping layer)124及144，从而提供平坦的主表面，该主表面与围绕在这两个集成电路裸晶102及104附近的成型材料20的一表面齐平。根据所示出的实施例，介电覆盖层124及144分别直接接触到钝化层120及140。根据所示出的实施例，介电覆盖层124及144可以包本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：集成电路裸晶，具有主动表面，在该主动表面上设有至少一第一片上金属垫和第二片上金属垫，且该第一片上金属垫邻近该第二片上金属垫；钝化层，位于该主动表面上，且覆盖该第一片上金属垫以及该第二片上金属垫；以及重布线层结构，位于该钝化层上，该重布线层结构包括：第一着垫，位于该第一片上金属垫的上方；第一导孔，位于该重布线层结构中，电连接该第一着垫与该第一片上金属垫；第二着垫，位于该第二片上金属垫的上方；第二导孔，位于该重布线层结构中，电连接该第二着垫与该第二片上金属垫；以及至少三条线路，位于该重布线层结构上，并通过该第一着垫与该第二着垫之间的空间。

【技术特征摘要】
2015.03.20 US 62/135,935;2016.01.25 US 15/006,0821.一种半导体器件，其特征在于，包括：集成电路裸晶，具有主动表面，在该主动表面上设有至少一第一片上金属垫和第二片上金属垫，且该第一片上金属垫邻近该第二片上金属垫；钝化层，位于该主动表面上，且覆盖该第一片上金属垫以及该第二片上金属垫；以及重布线层结构，位于该钝化层上，该重布线层结构包括：第一着垫，位于该第一片上金属垫的上方；第一导孔，位于该重布线层结构中，电连接该第一着垫与该第一片上金属垫；第二着垫，位于该第二片上金属垫的上方；第二导孔，位于该重布线层结构中，电连接该第二着垫与该第二片上金属垫；以及至少三条线路，位于该重布线层结构上，并通过该第一着垫与该第二着垫之间的空间。2.如权利要求1所述的半导体器件，其特征在于，该第一片上金属垫和该第二片上金属垫中的至少一个为铝垫。3.如权利要求1所述的半导体器件，其特征在于，该钝化层包含氧化硅、氮化硅、氮氧化硅、未掺杂硅玻璃，或其任意组合。4.如权利要求1所述的半导体器件，其特征在于，该第一着垫以及该第一导孔由铜组成；和/或，该第二着垫以及该第二导孔由铜组成。5.如权利要求1所述的半导体器件，其特征在于，该至少三条线路包括两条中介参考线路G以及三条高速信号线路S，其中，该两条中介参考线路G介于该三条高速信号线路S之间，从而构成一SGSGS重布线层线路组态。6.如权利要求5所述的半导体器件，其特征在于，该高速信号线路S在大于1Gb/s的速度下操作。7.如权利要求5所述的半导体器件，其特征在于，该两条中介参考线路G传输接地信号。8.如权利要求1所述的半导体器件，其特征在于，从该半导体器件的顶部看时，该第一着垫以及该第二着垫中的至少一个具有矩形或卵形轮廓。9.如权利要求8所述的半导体器件，其特征在于，该第一着垫以及该第二着垫的长宽比均介于1至3之间。10.如权利要求1所述的半导体器件，其特征在于，从该半导体器件的顶部看时，该第一片上金属垫以及该第二片上金属垫中的至少一个具有矩形或卵形轮廓。11.如权利要求10所述的半导体器件，其特征在于，该第一片上金属垫以及该第二片上金属垫的长宽比均介于1至3之间。12.如权利要求10所述的半导体器件，其特征在于，该第一片上金属垫以及该第二片上金属垫之间具有至少四条沿着裸晶至裸晶方向布设的铝线路。13.如权利要求1所述的半导体器件，其特征在于，该钝化层在该第一片上金属垫以及该第二片上金属垫的对应位置上分别设有开孔，以使该第一片上金属垫以及该第二片上金属垫的一部分从该钝化层显露出来。14.如权利要求13所述的半导体器件，其特征在于，该开孔内形...

【专利技术属性】
技术研发人员：许仕逸，谢东宪，周哲雅，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71