半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，该半导体器件具有较高可靠性的存储单元。在使存储单元形成区中的第一及第二堆叠结构PE1，PE2形成为比晶体管形成区的第三堆叠结构PE3高之后，再以覆盖第一至第三堆叠结构的方式形成层间绝缘膜，并对其进行抛光。

【技术实现步骤摘要】
相关申请的交叉引用将在2013年I月25日提交的日本专利申请N0.2013-011820的公开，包括说明书、附图和摘要以其整体通过引用在此并入。
本专利技术涉及一种，特别是涉及一种具有多个栅极的存储单元的。
技术介绍
关于内置了闪速存储器及CPU (中央处理器，Central Processing Unit)的半导体器件，微型计算机(Microcomputer)常被提起。例如，闪速存储器优选使用即使在关闭电源后仍可保存所记录的信息的元件即非易失性存储器。将非易失性存储器和逻辑用半导体器件混搭在同一半导体衬底上，便可形成高性能的微型计算机。而配置了非易失性存储器和逻辑用半导体器件的微型计算机正被广泛应用于工业设备、家电产品及汽车的车载设备坐寸ο一般来说，微型计算机中的非易失性存储器内保存了该微型计算机所必须的程序以供微型计算机随时读出。因此，优选使用混搭了非易失性存储器和逻辑用半导体器件的微型计算机。适合于与所述逻辑用半导体器件混搭的非易失性存储器的存储单元结构的有控制用MIS (Metal Insulator Semiconductor,金属绝缘半导体)晶体管和存储用MIS晶体管一体形成的分裂栅结构的存储单元。分裂栅结构的存储单元中，在日本特开2011 - 29631号公报(专利文献I)中公开了一种在存储用 MIS 晶体管中使用了 M0N0S (Metal Oxide Nitride Oxide Silicon,金属氧氮氧化硅)的M0N0S型存储单元。另一方面，近年来随着MIS晶体管的栅极绝缘膜薄膜化已被实现，如在日本特开2011 - 49282号公报(专利文献2)中公开了使用高介电常数绝缘膜(即所谓的High — K膜)作为栅极绝缘膜、将栅极电极作为金属膜结构的技术。另外，在日本特开2010 - 282987号公报(专利文献3)中，公开了一种在M0N0S型存储单元中在控制用MIS晶体管的侧壁部上形成存储用MIS晶体管的结构。
技术实现思路
M0N0S型存储单元的外围形成有与存储单元的控制晶体管或存储单元连接的微控制器等外围电路用的MIS晶体管。为了提高外围电路的性能而将高介电常数绝缘膜用做栅极绝缘膜并将金属膜用做栅极电极时，就必须如专利文献2所示的通过后栅极工艺进行。在后栅极工艺中，先暂时通过多晶硅来形成伪栅极电极，并在形成与栅极电极连接的侧壁结构后除去伪栅极电极。接着再将高介电常数绝缘膜和金属膜填埋入被除去的部分中以形成栅极结构。另一方面，在专利文献3所示的MONOS型存储单元的存储用MIS晶体管形成于控制用MIS晶体管的侧壁上，是通过不使用伪栅极电极的先栅极工艺来形成的。因此，如果想同时形成专利文献3所示的MONOS型存储单元、和具有高介电常数绝缘膜的栅极绝缘膜以及金属栅极电极的外围电路用MIS晶体管时，由于是通过先栅极工艺和后栅极工艺进行的，因此将会增加工序数，从而导致可靠性降低。本专利技术的所述内容及所述内容以外的目的和新特征将在本说明书的描述及【附图说明】中写明。根据本专利说明书之一实施方式，在使存储单元形成区的第一及第二堆叠结构形成为比外围晶体管形成区的第三堆叠结构的高度高之后，再形成覆盖这些堆叠结构的层间绝缘膜，并对其进行抛光。根据本专利说明书之一实施方式，可制造出可靠性高的半导体器件。【附图说明】图1所示的是一实施方式中构成半导体器件的存储单元的剖面概略图。图2所示的是图1的存储单元及作为其外围电路的外围晶体管的剖面概略图。图3所示的是图1的存储单元的控制栅膜及存储器栅膜的其他形状的剖面概略图。图4所示的是一实施方式中半导体器件制造方法的流程图。图5所示的是一实施方式中半导体器件制造方法的第一工序的剖面概略图。图6所示的是一实施方式中半导体器件制造方法的第二工序的剖面概略图。图7所示的是一实施方式中半导体器件制造方法的第三工序的剖面概略图。图8所示的是一实施方式中半导体器件制造方法的第四工序的剖面概略图。图9所示的是一实施方式中半导体器件制造方法的第五工序的剖面概略图。图10所示的是一实施方式中半导体器件制造方法的第六工序的剖面概略图。图11所示的是一实施方式中半导体器件制造方法的第七工序的剖面概略图。图12所示的是一实施方式中半导体器件制造方法的第八工序的剖面概略图。图13所示的是构成比较例的半导体器件的存储单元的剖面概略图。图14所示的是比较例的半导体器件制造方法的流程图。图15所示的是比较例的半导体器件制造方法的第一工序的剖面概略图。图16所示的是比较例的半导体器件制造方法的第二工序的剖面概略图。图17所示的是比较例的半导体器件制造方法的第三工序的剖面概略图。图18所示的是比较例的半导体器件制造方法的第四工序的剖面概略图。图19所示的是比较例的半导体器件制造方法的第五工序的剖面概略图。图20所示的是其他比较例中，形成比图18中的存储单元更薄的状态的剖面概略图。图21所示的是将图20的外围晶体管的上表面进行抛光后的状态的剖面概略图。图22所示的是将第二实施方式中的存储单元及作为外围电路的外围晶体管的剖面概略图。图23所示的是将第三实施方式中的存储单元结构的部分进行扩大后的剖面概略图。图24所示的是将第四实施方式中的半导体晶片的概略平面图。图25所示的是将图24中的虚线所围的区域XXIV的结构进行扩大后的概略平面图。图26所示的是第四实施方式中的存储单元及作为其外围电路的外围晶体管和切割区的剖面概略图。图27所示的是第四实施方式中半导体器件制造方法的一工序的剖面概略图。【具体实施方式】下面根据图对实施方式进行说明。(第一实施方式)首先，通过图1?图3来说明一实施方式中半导体器件中的存储单元的结构。图1中所示的一实施方式的半导体器件具有作为存储单元的FMONOS型存储单元FMS (以下简称“存储单元FMS”)。存储单元FMS形成于具有主表面的半导体衬底SUB上。半导体衬底SUB例如由硅的单结晶形成。在半导体衬底SUB的主表面(作为图1中半导体衬底SUB的最上表面且沿着左右方向延伸的面)上，形成有相互隔开的漏极区DR和源极区SR。漏极区DR及源极区SR是通过所谓的η型或ρ型杂质扩散而形成的，且以夹着后述的控制栅极(第一栅极)及存储器栅极(第二栅极)的方式配置。另外，虽然图中并未示出，但是在漏极区DR及源极区SR的上表面上通常形成有后述的硅化物膜。在半导体衬底SUB的主表面上形成有控制栅极绝缘膜Cl (第一绝缘膜)，且以与控制栅极绝缘膜Cl的上表面接触的方式形成有控制栅膜CG (第一含金属膜)。控制栅膜CG主要进行读取、写入以及擦除动作，本文中将控制栅膜CG定义为:除了作为施加电压的含金属膜MTl的金属膜ML及多晶硅膜PLY之外，还具有高介电常数绝缘膜HK及调整膜WAJ。控制栅膜CG具有如下结构:即按顺序堆叠有介电常数比控制栅极绝缘膜Cl高的高介电常数绝缘膜HK (介电膜)、调整膜WAJ、金属膜ML、以及多晶硅膜PLY。由此，便形成了由控制栅极绝缘膜Cl和控制栅膜CG堆叠而成的控制栅极(第一栅极)。控制栅极绝缘膜Cl例如由氧化硅膜等与一般的MOS型晶体管中的栅极绝缘膜同样材质构成。所述栅极绝缘膜Cl是为了提高半导体衬底SUB和控制栅膜CG之间的粘着性以及抑制界面状态而形成的本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，所述半导体器件包括形成在半导体衬底主的表面上的存储单元和外围晶体管，所述制造方法包括以下步骤：制备所述半导体衬底；在形成有所述存储单元的存储单元形成区中的所述主表面上形成第一堆叠结构，所述第一堆叠结构通过堆叠第一绝缘膜和与所述第一绝缘膜的上表面接触的第一伪电极来获得；在所述存储单元形成区中的所述主表面上形成第二堆叠结构，所述第二堆叠结构通过堆叠第二绝缘膜和第二伪电极来获得，所述第二绝缘膜被形成为与所述第一堆叠结构的侧面接触并且还被形成为具有延伸到所述半导体衬底的所述主表面上的延长部，所述第二伪电极包括所述第二绝缘膜的所述延长部的上表面地与所述第二绝缘膜接触；在形成有所述外围晶体管的外围晶体管形成区中的所述主表面上形成第三堆叠结构，所述第三堆叠结构通过堆叠第三绝缘膜和与所述第三绝缘膜的上表面接触的第三伪电极来获得；形成层间绝缘膜，以便覆盖所述第一堆叠结构、第二堆叠结构和第三堆叠结构；对所述层间绝缘膜的一部分以及所述第一伪电极、第二伪电极和第三伪电极的上表面进行抛光，使得所述第一伪电极、第二伪电极和第三伪电极的上表面从所述层间绝缘膜露出，并且使得所述层间绝缘膜的上表面和露出的所述第一伪电极、第二伪电极和第三伪电极的上表面变平坦；除去露出的所述第一伪电极、第二伪电极和第三伪电极，并且形成第一开口部、第二开口部和第三开口部中的每一个；以及将包括含金属膜和其他膜的含金属堆叠膜填埋到所述第一开口部、所述第二开口部和所述第三开口部中的每一个内，并且由此形成第一含金属膜、第二含金属膜和第三含金属膜，其中，所述第一堆叠结构和第二堆叠结构中的每一个被形成为具有比所述第三堆叠结构大的高度。...

【技术特征摘要】
2013.01.25 JP 2013-0118201.一种半导体器件的制造方法，所述半导体器件包括形成在半导体衬底主的表面上的存储单元和外围晶体管，所述制造方法包括以下步骤: 制备所述半导体衬底； 在形成有所述存储单元的存储单元形成区中的所述主表面上形成第一堆叠结构，所述第一堆叠结构通过堆叠第一绝缘膜和与所述第一绝缘膜的上表面接触的第一伪电极来获得; 在所述存储单元形成区中的所述主表面上形成第二堆叠结构，所述第二堆叠结构通过堆叠第二绝缘膜和第二伪电极来获得，所述第二绝缘膜被形成为与所述第一堆叠结构的侧面接触并且还被形成为具有延伸到所述半导体衬底的所述主表面上的延长部，所述第二伪电极包括所述第二绝缘膜的所述延长部的上表面地与所述第二绝缘膜接触； 在形成有所述外围晶体管的外围晶体管形成区中的所述主表面上形成第三堆叠结构，所述第三堆叠结构通过堆叠第三绝缘膜和与所述第三绝缘膜的上表面接触的第三伪电极来获得； 形成层间绝缘膜，以便覆盖所述第一堆叠结构、第二堆叠结构和第三堆叠结构； 对所述层间绝缘膜的一部分以及所述第一伪电极、第二伪电极和第三伪电极的上表面进行抛光，使 得所述第一伪电极、第二伪电极和第三伪电极的上表面从所述层间绝缘膜露出，并且使得所述层间绝缘膜的上表面和露出的所述第一伪电极、第二伪电极和第三伪电极的上表面变平坦； 除去露出的所述第一伪电极、第二伪电极和第三伪电极，并且形成第一开口部、第二开口部和第三开口部中的每一个；以及 将包括含金属膜和其他膜的含金属堆叠膜填埋到所述第一开口部、所述第二开口部和所述第三开口部中的每一个内，并且由此形成第一含金属膜、第二含金属膜和第三含金属膜， 其中，所述第一堆叠结构和第二堆叠结构中的每一个被形成为具有比所述第三堆叠结构大的高度。2.根据权利要求1所述的半导体器件的制造方法， 其中，所述第二绝缘膜包括积蓄电荷的电荷积蓄膜。3.根据权利要求2所述的半导体器件的制造方法， 其中，所述电荷积蓄膜为氮化硅膜。4.根据权利要求1所述的半导体器件的制造方法， 其中，所述第二绝缘膜具有按顺序堆叠有第一氧化硅膜、氮化硅膜和第二氧化硅膜的构造。5.根据权利要求3所述的半导体器件的制造方法， 其中，所述氮化硅膜的端部被设置在所述第二含金属膜的端部的内侧。6.根据权利要求1所述的半导体器件的制造方法，进一步包括以下步骤: 在形成所述第...

【专利技术属性】
技术研发人员：佃荣次，片山弘造，园田贤一郎，国清辰也，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP