半导体器件及其制造方法技术

一种半导体器件，包括：层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的另一侧连接。

【技术实现步骤摘要】
【专利摘要】一种半导体器件，包括：层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的另一侧连接。【专利说明】相关申请的交叉引用本申请要求2012年11月16日向韩国知识产权局提交的申请号为10-2012-0130163的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
各种实施例主要涉及一种，更具体而言，涉及一种三维。
技术介绍
非易失性存储器件是一种即使在电源切断时也可以保留其中储存的数据的存储器件。存储器单元以单层被制作在硅衬底之上的二维存储器件在提高其集成度方面已经达到物理极限。因而，已经提出了存储器单元在垂直方向上层叠在硅衬底上的三维(3D)非易失性存储器件。3D非易失性存储器件包括相互交替层叠的层间绝缘层和导电层、以及穿通所述层间绝缘层和导电层的沟道层。沿着沟道层层叠了下选择晶体管、存储器单元和上选择晶体管。因而，层叠的导电层将被图案化，以便选择性地驱动需要的存储器单元。
技术实现思路
实施例涉及一种能够容易地将层叠的导电层图案化的。根据本专利技术实施例的半导体器件包括:层叠在衬底上的至少一个第一导电层，在所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的多个第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的另一侧连接。【专利附图】【附图说明】图1A是示出根据本专利技术实施例的半导体器件的结构的布局图；图1B是沿着图1A的线A-A’获得的横截面图；图1C是沿着图1A的线B-B’获得的横截面图；图2A是沿着图1A的线C-C’获得的横截面图，示出了根据本专利技术实施例的半导体器件；图2B是根据本专利技术第二实施例的半导体器件的横截面图；图2C是根据本专利技术第三实施例的半导体器件的横截面图；图3A至SC是示出制造根据本专利技术第一实施例的半导体器件的方法的布局图或横截面图；图9A至9C是示出根据本专利技术实施例的半导体器件的结构的布局图；图10是示出根据本专利技术实施例的存储系统的配置的框图；以及图11是示出根据本专利技术实施例的计算系统的配置的框图。【具体实施方式】此后，将参考附图描述本专利技术的各个实施例。在附图中，为了便于说明，与部件的实际物理厚度和间隔相比，部件的厚度和距离被夸大。在以下描述中，将省略对已知的相关功能和部分的详细描述，以避免不必要地使本专利技术的主题不清楚。在说明书和附图中，相同的附图标记表示相同的元件。图1A是示出根据本专利技术实施例的半导体器件的结构的布局图。图1B是沿着图1A的线A-A’获得的横截面图。图1C是沿着图1A的线B-B’获得的横截面图。如图1A至IC所示，根据本专利技术实施例的半导体器件可以包括:衬底(未示出)；至少一个第一导电层11 ;至少一个第一狭缝SLl ;第二导电层14 ;第二狭缝SL2和第三狭缝SL3。单元区CL和接触区CTl和CT2可以被限定在衬底中。第一导电层11可以被层叠在衬底上且在至少一个水平面上形成。第一狭缝SLl可以穿通第一导电层11。第二导电层14可以层叠在第一导电层11上。第二狭缝SL2可以位于单元区CL中且穿过第一导电层11和第二导电层14与第一狭缝SLl连接。第三狭缝SL3可以位于接触区CTl和CT2中，且穿过第一导电层11和第二导电层14与第一狭缝SLl连接。每个存储块MB可以包括单元区CL和位于单元区CL的两侧或任一侧的接触区CTl和CT2。存储单元可以形成在单元区CL中，相互在顶部层叠的字线或选择线的接触焊盘可以位于接触区CTl和CT2中。例如，单元区CL可以位于接触区CTl与CT2之间。半导体器件还可以包括填充在第一狭缝SLl中的第一绝缘层13、填充在第二狭缝SL2中的第二绝缘层16以及插入在第一导电层11与第二导电层14之间的层间绝缘层12和15。根据半导体器件的上述结构，第一导电层11可以被第一狭缝SLl至第三狭缝SL3分成多个图案。例如，第一导电层11可以被分成多个线图案。另外，每个水平面上的各个第二导电层14可以经过第二狭缝SL2和第三狭缝SL3之间的区域而连接。例如，半导体器件可以包括垂直排列的存储串。在这种情况下，第一导电层11可以是下选择栅极，第二导电层14中的至少一个最上方的第二导电层14可以是上选择栅极，而其余的第二导电层可以是控制栅极。每层上的下选择栅极可以被图案化成线形形状。另一方面，由于相应层上的控制栅极和上选择栅极可以不包括第一狭缝SL1，所以控制栅极和上选择栅极可以是包括由第二狭缝和第三狭缝形成的开口的板的形状。半导体器件还可以包括沟道层CH、一个或多个第四狭缝SL4、一个或多个第五狭缝SL5、一个或多个第六狭缝SL6以及一个或多个第七狭缝SL7中的任意一种或组合。沟道层CH可以位于单元区CL中，且穿通第一导电层11和第二导电层14。第四狭缝SL4可以位于沟道层CH之间。第五狭缝SL5可以位于接触区CTl和CT2中，且穿过第一导电层11和第二导电层14与第四狭缝SL4连接。第六狭缝SL6可以位于接触区CTl和CT2中。第七狭缝SL7可以位于相邻的存储块MB之间的边界处、且穿通第一导电层11和第二导电层14。根据存储器件的上述结构，第一导电层11和第二导电层14可以被分成存储块MB的单元。第一导电层11可以具有被第一狭缝SLl至第五狭缝SL5分开的线形形状。例如，每个存储块MB的第一导电层11可以先被第一狭缝SLl至第三狭缝SL3分成两个部分，然后再被第四狭缝SL4和第五狭缝SL5分隔开，由此形成四个线图案。另外，每一水平面上的各个第二导电层可以经过除了第二狭缝SL2、第三狭缝SL3、第四狭缝SL4和第六狭缝SL6以外的其它区域而连接。可以对第一狭缝至第七狭缝SL7的位置和形状进行各种变化。以下参考图9A至图9C来描述根据本专利技术实施例的半导体器件的各种布局。图2A是沿着图1A的线C-C’获得的横截面图，示出了根据本专利技术第一实施例的半导体器件。如图2A所示，根据本专利技术第一实施例的半导体器件可以包括衬底20、形成在衬底20上的绝缘层21、形成在绝缘层21上的第一源极层S1、形成在第一源极层SI中的沟槽T、沿着沟道T的内表面形成的第二源极层S2以及形成在第二源极层S2中的第三源极层S3。另外，半导体器件还可以包括导电层23、沟道层CH和存储层M。导电层23可以层叠在第一源极层SI上。沟道层CH可以穿通导电层23且耦合到第二源极层S2。存储层M可以围绕着沟道层CH和第二源极层S2的外表面。第七狭缝SL7可以足够深使得暴露第一源极层SI。第二狭缝SL2可以位于相邻的第二源极层S2之间，且可以足够深使得暴露第一源极层SI。第二狭缝SL2可以被绝缘层25填充。第四狭缝SL4可以位于沟道孔之间，且可以足够深使得穿通沟槽T。在这种情况下，第四狭缝SL4的下部可以被第三源极层S3填充，而第四狭缝SL4的剩余部分被绝缘层2本文档来自技高网...

【技术保护点】
一种半导体器件，包括：层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的多个第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的另一侧连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李起洪，皮昇浩，金一道，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR