半导体存储元件及其制造方法技术

一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。

【技术实现步骤摘要】
半导体存储元件及其制造方法
本专利技术涉及一种半导体元件及其制造方法，且特别涉及一种半导体存储元件及其制造方法。
技术介绍
随着半导体技术的进步，为了达到降低成本、简化工艺步骤以及节省芯片面积的需求，将存储单元阵列区与周边电路区的元件整合在同一芯片上已然逐渐成为一种趋势。随着元件的尺寸不断地缩小，为了防止相邻的元件之间发生短路的现象，因此元件与元件之间的隔离则变得相当重要。一般而言，常使用可流动性介电材料来当作隔离结构的材料。然而，在进行热处理以移除可流动性介电材料中的溶剂时，由于可流动性介电材料的应力(stress)或缩小(shrinkage)，而使得周边电路区中的基底或隔离结构产生严重的错位(dislocation)问题，更甚至造成裂纹(crack)或破裂情况。倘若在基底或隔离结构中具有裂纹或破裂，将会使得隔离结构的隔离能力劣化，进而造成元件的漏电流或元件的可靠度变差等问题。
技术实现思路
本专利技术提供一种半导体存储元件及其制造方法，其可避免周边电路区中的基底或隔离结构产生错位或裂纹，进而降低元件的漏电流并提升元件的可靠度。本专利技术提供一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。本专利技术提供一种半导体存储元件的制造方法，其步骤如下。提供基底，其包括周边区与阵列区。在周边区的基底上形成多个第一叠层结构。在第一叠层结构之间分别形成多个第一沟道。第一沟道自第一叠层结构的顶面延伸至基底中。在阵列区的基底上形成多个第二叠层结构。在第二叠层结构之间分别形成多个第二沟道。第二沟道自第二叠层结构的顶面延伸至基底中。第二沟道的宽度小于第一沟道的宽度。将第一隔离材料同时填入第一沟道与第二沟道中。在阵列区的基底上形成掩模图案。掩模图案暴露出第一沟道中的第一绝缘材料的顶面。以掩模图案为掩模，移除第一沟道中的第一隔离材料的至少一部分。在第一沟道中形成第二隔离材料。进行热处理。基于上述，本专利技术藉由将可流动性介电材料同时填入周边区的第一沟道与阵列区的第二沟道中，使得可流动性介电材料可填满具有高深宽比的第二沟道。接着，移除第一沟道中的可流动性介电材料的至少一部分。之后，将化学气相沉积氧化物形成在第一沟道中。在进行后续热处理以移除可流动性介电材料的溶剂时，由于第一沟道中的可流动性介电材料与基底之间的面积已降低，因此，周边区的基底或隔离结构不易产生错位与裂纹。如此一来，本专利技术的周边区与阵列区的隔离结构皆具有较佳的隔离能力，进而降低元件的漏电流、增加元件的击穿电压并提升元件的可靠度。为让本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1是依照本专利技术第一实施例的一种半导体存储元件的制造方法的流程图。图2A至图2H是依照本专利技术第一实施例的一种半导体存储元件的制造方法的剖面示意图。图3是依照本专利技术第二实施例的一种半导体存储元件的制造方法的流程图。【符号说明】10：第一沟道12：第二沟道100：基底100T：最高顶面102：第一栅介电层104：第一栅极106：硬掩模层108：介电材料108a、108b：介电层110、110a：第一叠层结构110T、114T、114T’、210T、214T：顶面112、114、114a、214：第一隔离材料114b：下部结构118a：上部结构122：第一隔离结构116：掩模图案118：第二隔离材料120：热处理210、210a：第二叠层结构202：第二栅介电层204：第二栅极206：硬掩模层222：第二隔离结构AR：阵列区PR：周边区S002、S004、S006、S008、S010、S012、S014、S016、S102、S104、S106、S108、S110、S112、S114、S116：步骤D1、D2：深度D3：距离H1、H2：高度W1、W1’、W2、W2’：宽度具体实施方式参照本实施例之附图以更全面地阐述本专利技术。然而，本专利技术也可以各种不同的形式体现，而不应限于本文中所述之实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似之标号表示相同或相似之元件，以下段落将不再赘述。图1是依照本专利技术第一实施例的一种半导体存储元件的制造方法的流程图。图2A至图2H是依照本专利技术第一实施例的一种半导体存储元件的制造方法的剖面示意图。请参照图1与图2A，首先，进行步骤S002，提供基底100。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(SemiconductorOverInsulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成之半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成之半导体化合物，例如是砷化镓。在本实施例中，基底100包括周边区PR与阵列区AR。周边区PR可例如是周边电路区，其具有金属氧化物半导体元件于其中。阵列区AR可例如是存储单元阵列区，其具有存储元件于其中。在其他实施例中，阵列区AR可以是元件密集区，其单位面积中的元件数量大于周边区PR之单位面积中的元件数量。接着，进行步骤S004，在周边区PR的基底100上形成多个第一叠层结构110，并在阵列区AR的基底100上形成多个第二叠层结构210。详细地说，第一叠层结构110包括自基底100的顶面向上依序包括第一栅介电层102、第一栅极104以及硬掩模层106。在一实施例中，第一栅介电层102的材料可例如是氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。第一栅极104材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可利用化学气相沉积法来形成。硬掩模层106的材料可例如是氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。在本实施例中，第一栅介电层102与第一栅极104可构成金属氧化物半导体元件的栅极结构，所述栅极结构的两侧的基底100中具有源极与漏极(未绘示)。另外，第二叠层结构210包括自基底100的顶面向上依序包括第二栅介电层202、第二栅极204以及硬掩模层206。第二栅介电层202、第二栅极204以及硬掩模层206的材料与形成方法类似上述第一栅介电层102、第一栅极104以及硬掩模层106的材料与形成方法，在此便不再赘述。在本实施例中，第二栅介电层202可用以当作存储元件的穿隧介电层；第二栅极204可用以当作存储元件的浮置栅极。在一实施例中，第二栅介电层202的厚度小于第一栅介电层102的厚度。第二栅介电层202的厚度可介于5纳米至10纳米之间；第一栅介电层102的厚度可介于5纳米至70纳米之间。接着，进行步骤S006，在第一叠层结构110之间分别形成多个第一沟道10，并在第二叠层结构210之间分别形成多个第二沟道12。详细地说，第一沟道10与第二沟道12的形成方法可以是在第一叠层结构110与第二叠层结构210的顶面上形成掩模图案(未绘示)，以暴露出欲形成第一沟道10与第二沟道12的位置或区域。移除部分硬掩模层106、206、部分第一栅极104、部分第二栅极2本文档来自技高网...

【技术保护点】
1.一种半导体存储元件，包括：基底，包括周边区与阵列区；多个第一隔离结构，位于所述周边区的所述基底中；以及多个第二隔离结构，位于所述阵列区的所述基底中，其中所述第一隔离结构的材料与所述第二隔离结构的材料不同，且各所述第一隔离结构的宽度大于各所述第二隔离结构的宽度。

【技术特征摘要】
1.一种半导体存储元件，包括：基底，包括周边区与阵列区；多个第一隔离结构，位于所述周边区的所述基底中；以及多个第二隔离结构，位于所述阵列区的所述基底中，其中所述第一隔离结构的材料与所述第二隔离结构的材料不同，且各所述第一隔离结构的宽度大于各所述第二隔离结构的宽度。2.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构的宽度介于0.2微米至8微米之间，各所述第二隔离结构的宽度介于0.01微米至0.03微米之间。3.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构的深宽比介于0.04至2之间，各所述第二隔离结构的深宽比介于10至35之间。4.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构包括下部结构与位于所述下部结构上的上部结构，所述下部结构的材料与所述第二隔离结构的材料相同且同时形成，所述上部结构的材料与所述第二隔离结构的材料不同。5.如权利要求4所述的半导体存储元件，其中所述下部结构的顶面与所述基底的最高顶面之间的距离至少大于6.一种半导体存储元件的制造方法，包括提供基底，其包括周边区与阵列区；在所述周边区的所述基底上形成多个第一叠层结构；在所述第一叠层结构之间分别形成多个第一沟道，所述第一沟道自所述第一叠层结构的顶面延伸至所述基底中；在所述阵列区的所述基底上形成多个第二叠层结构；在所述第二叠层结构之间分别形成多个第二沟道...

【专利技术属性】
技术研发人员：廖政华，柯宗杰，谢荣裕，杨令武，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71