半导体器件及其形成方法技术

提供半导体器件及其形成方法。该半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。第二导电层中的杂质的第一浓度可以高于第一导电层中的杂质的第二浓度，并且所述杂质可以包括氮(N)。

【技术实现步骤摘要】
半导体器件及其形成方法相关申请的交叉引用本申请要求2017年8月31日提交给韩国知识产权局的韩国专利申请No.10-2017-0111188的优先权，其公开内容通过引用其全部合并于此。
本公开总体而言上涉及电子领域，更具体地，涉及一种半导体器件。
技术介绍
电子产品的尺寸逐渐减小，同时要求电子产品能够处理大量的数据。因此，这种电子产品中使用的半导体存储器件的集成度已经提高。已经提出具有垂直晶体管结构而不是平面晶体管结构的存储器件来增加集成度。
技术实现思路
根据本专利技术构思的一些实施例的半导体器件可具有改进的可靠性。根据本专利技术构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。所述第二导电层中的杂质的第一浓度可以高于所述第一导电层中的杂质的第二浓度，并且所述杂质可以包括氮(N)。根据本专利技术构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中。所述第二导电层可以具有比所述第一导电层中的杂质的第二浓度高的杂质的第一浓度，并且可以具有比所述第一导电层的第二电阻率高的第一电阻率。根据本专利技术构思的一些实施例，半导体器件可以包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在垂直方向上延伸穿过所述多个栅电极。所述多个栅电极中的每一个可以包括：第一金属层，其限定朝向所述沟道区域凹入的凹陷；以及第二金属层，其位于由所述第一金属层限定的所述凹陷中。所述第二金属层的第一氮浓度可以高于所述第一金属层的第二氮浓度。根据本专利技术构思的一些实施例，制造半导体器件的方法可以包括：在衬底上形成包括以交替顺序层叠的多个牺牲层和多个绝缘层的层叠件；形成延伸穿过所述多个牺牲层和所述多个绝缘层的沟道；形成延伸穿过所述层叠件的隔离区；通过所述隔离区去除多个牺牲层来形成多个开口；以及在所述多个开口中形成第一导电层。所述第一导电层可以分别在所述多个开口中限定多个凹陷。该方法还可以包括在所述多个开口中的第一导电层上形成第二导电层。所述第二导电层可以具有比所述第一导电层的杂质浓度更高的杂质浓度，并且可以具有比所述第一导电层的电阻率更高的电阻率。附图说明根据下面的具体实施方式结合附图，将更清楚地理解本专利技术构思的上述和其他方面、特征和优点。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何组合和所有组合。相同的附图标记始终指代相同的元件。图1是根据本专利技术构思的示例实施例的半导体器件的示意性框图。图2是根据本专利技术构思的示例实施例的半导体器件的存储单元阵列的电路图。图3和图4分别是根据本专利技术构思的示例实施例的半导体器件的平面图和截面图。图5至图7是根据本专利技术构思的示例实施例的半导体器件的部分的截面图。图8A至图8H示出根据本专利技术构思的示例实施例的制造半导体器件的方法。图9A和图9B是示出根据本专利技术构思的示例实施例的沉积过程期间的气体流量的曲线图。图10是示出根据本专利技术构思的示例实施例的制造半导体器件的方法的处理步骤的截面图。图11是根据本专利技术构思的示例实施例的半导体器件的截面图。具体实施方式在下文中，将参照附图描述根据本专利技术构思的示例实施例的半导体器件。图1是根据本专利技术构思的示例实施例的半导体器件的框图。参照图1，半导体器件10可以包括存储单元阵列20和控制逻辑30。存储单元阵列20可以包括多个存储块，并且每个存储块可以包括多个存储单元。多个存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行解码器32，并且经由多条位线BL连接到页缓冲器34。在一些示例实施例中，布置在同一行中的多个存储单元可以连接到同一字线WL，并且布置在同一列中的多个存储单元可以连接到同一位线BL。控制逻辑30可以包括行解码器32、页缓冲器34和控制电路36。行解码器32可以解码接收到的地址，并且可以产生并传输各字线WL的驱动信号。响应于由控制电路36提供的信号，行解码器32可以将控制电路36中包括的电压产生电路中产生的字线电压提供给选中的字线WL和未选中的字线WL。页缓冲器34可以经由位线BL连接到存储单元阵列20以读取存储在各存储单元中的信息。根据操作模式，页缓冲器34可以暂时存储要存储到存储单元的数据，或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和读出放大器。列解码器可以选择性地激活存储单元阵列20的各位线BL。在读取操作期间，读出放大器可以感测由列解码器选中的位线BL的电压，以读取存储在选择的存储单元中的数据。控制电路36可以控制行解码器32和页缓冲器34的操作。控制电路36可以接收外部控制信号和外部电压，并且根据接收到的控制信号进行操作。控制电路36可以包括电压产生电路，其使用外部电压来产生对于内部操作可能需要的电压，诸如编程电压、读取电压和擦除电压。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。另外，控制电路36可以包括输入/输出电路。输入/输出电路可以在编程操作期间接收将被传送到页缓冲器34的数据DATA，并且可以在读取操作期间输出从页缓冲器34接收到的数据DATA。图2是根据本专利技术构思的示例实施例的半导体器件的存储单元阵列的电路图。图2是提供用来描述图1的存储单元阵列20的电路图。参照图2，在一些实施例中，存储单元阵列20a可以包括多个存储单元串S，所述多个存储单元串S中的每一个包括彼此串联连接的存储单元MC、以及分别连接到串联的存储单元MC两端的接地选择晶体管GST和串选择晶体管SST1和SST2。多个存储单元串S中的一些可以并联连接到多条位线BL0至BL2中的一条。多个存储单元串S可以共同连接到公共源极线CSL。也就是说，多个存储单元串S可以布置在多条位线BL0至BL2与公共源极线CSL之间。在一些示例实施例中，两条或更多条公共源极线CSL可以二维排列。彼此串联连接的存储单元MC可以由选择存储单元MC的字线WL0至WLn(例如WL0、...、WLn-1和WLn)来控制。每个存储单元MC可以包括数据存储元件。布置在距公共源极线CSL基本相同的距离处的各存储单元MC的栅电极可以共同连接到各字线WL0至WLn中的一条，以处于等电位状态。可替换地，即使当各存储单元MC的栅电极布置在距公共源极线CSL基本相同的距离处时，也可以独立地控制布置在不同行或不同列的各栅电极。接地选择晶体管GST可以由接地选择线GSL控制并且连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制并且连接到各位线BL0至BL2。虽然彼此串联连接的各存储单元MC被示出为分别连接到图2中的单个接地选择晶体管GST和两个串选择晶体管SST1和SST2，但是本专利技术构思不限于此。各存储单元MC可以分别连接到单个接地选择晶体管G本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极，其中，所述多个栅电极中的每一个包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中，并且其中，所述第二导电层中的杂质的第一浓度高于所述第一导电层中的杂质的第二浓度，并且所述杂质包括氮(N)。

【技术特征摘要】
2017.08.31 KR 10-2017-01111881.一种半导体器件，包括：多个栅电极，其层叠在衬底上并且在垂直方向上彼此间隔开；以及沟道区域，其在所述垂直方向上延伸穿过所述多个栅电极，其中，所述多个栅电极中的每一个包括：第一导电层，其限定朝向所述沟道区域凹入的凹陷；以及第二导电层，其位于由所述第一导电层限定的所述凹陷中，并且其中，所述第二导电层中的杂质的第一浓度高于所述第一导电层中的杂质的第二浓度，并且所述杂质包括氮(N)。2.根据权利要求1所述的半导体器件，其中，所述杂质还包括氟(F)、氯(Cl)和碳(C)中的至少一种。3.根据权利要求2所述的半导体器件，其中，所述第二导电层中的氮浓度低于所述第二导电层中的氟、氯和碳中的所述至少一种的浓度。4.根据权利要求1所述的半导体器件，其中，所述第一导电层的杂质包括氟(F)、氯(Cl)和碳(C)中的至少一种。5.根据权利要求1所述的半导体器件，其中，所述第一导电层中的杂质的第二浓度小于所述第二导电层中的杂质的第一浓度的5％。6.根据权利要求1所述的半导体器件，其中，所述第一导电层具有比所述第二导电层的电阻率更低的电阻率。7.根据权利要求1所述的半导体器件，其中，所述第一导电层的平均晶粒尺寸小于所述第二导电层的平均晶粒尺寸。8.根据权利要求1所述的半导体器件，还包括：多个层间绝缘层，其在所述衬底上与所述多个栅电极交替层叠；以及栅极介电层，其位于所述沟道区域和所述多个栅电极之间，其中，所述第一导电层位于所述多个层间绝缘层中彼此垂直相邻的一对层间绝缘层之间，并且在所述一对层间绝缘层中的上面的层间绝缘层的下表面、所述栅极介电层的一侧、以及所述一对层间绝缘层中的下面的层间绝缘层的上表面上延伸。9.根据权利要求1所述的半导体器件，还包括至少一个中间导电层，其位于所述第一导电层和所述第二导电层之间。10.根据权利要求9所述的半导体器件，其中，所述第二导电层中的杂质的第一浓度高于所述至少一个中间导电层中的杂质的第三浓度。11.根据权利要求10所述的半导体器件，其中，所述至少一个中间导电层中的杂质的第三浓度高于所述第一导电层中的杂质的第二浓度。12.根据权利要求1所述的半导体器件，其中，所述第二导电层中的杂质的第一浓度在5×1019/cm3至5×1021/cm3的范围内。13.根据权利要求1所述的半导体器件，其中，所述第一导电层和所述第二导电层包括相同的金属材料。14.根据权利要求13所述的半导体器件，其中，所述第...

【专利技术属性】
技术研发人员：李根，李正吉，金度亨，尹基炫，林炫锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR