一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。

A Semiconductor Device and Its Manufacturing Method

The invention provides a semiconductor device and a manufacturing method thereof. A silicon through-hole is formed in the semiconductor substrate forming a 3D memory device, and an anti-doping region is formed around the silicon through-hole and in the substrate. The substrate of the anti-doping region has the opposite doping type. Thus, a PN junction is formed between the substrate and the anti-doping region, and the PN junction forms a gate between the silicon through-hole and the memory device. The isolation between devices can effectively restrain the coupling effect caused by high voltage on silicon through-holes to operate memory devices, thus avoiding the impact on the performance of gated devices. At the same time, this method does not need to add additional isolation area, and will not cause the increase of chip size, flexible layout and low cost of process implementation.

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
技术介绍
随着半导体技术的不断发展以及对集成度的要求不断提高，平面结构的存储器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了立体结构的存储器件。在立体结构的存储器件的一个应用中，3DNAND存储器件可以为外围电路的MOS(金属氧化物半导体，MetalOxideSemiconductor)器件形成在不同的衬底上，而后通过3DNAND器件衬底上的硅通孔(TSV，ThoughSiliconVisa)与外围电路的电连接，从而，实现对3DNAND存储器件的操作。在对3DNAND存储器件的操作过程中，需要通过TSV向3DNAND存储器件的选通管器件施加高电压，该高电压通常在十几、甚至二十几伏或之上，这会造成衬底瞬态高压，引起TSV与衬底的耦合效应(couplingeffect)，影响器件的性能。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件及其制造方法，抑制硅通孔与衬底之间的耦合效应。为实现上述目的，本专利技术有如下技术方案：一种半导体器件，包括：具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，在所述第一表面上形成有存储器件；贯穿衬底的硅通孔；反掺杂区，设置于所述衬底中且位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。可选地，所述反掺杂区为条形，所述硅通孔所在区域和所述存储器件所在区域分别位于条形的反掺杂区两侧。可选地，所述反掺杂区位于每个或多个硅通孔的周围。可选地，所述反掺杂区为条形、块形、弧形或环形。可选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。可选地，所述反掺杂区的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。可选地，还包括另一半导体衬底，所述另一半导体衬底上形成有MOS器件，所述另一半导体衬底固定于所述第二表面。可选地，所述反掺杂区位于所述第二表面的衬底中。可选地，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。一种半导体器件的制造方法，包括：提供具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，所述第一表面上形成有存储器件；从所述第二表面形成贯穿衬底的硅通孔；以及在所述衬底中形成反掺杂区，其中，所述反掺杂区位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；形成与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。可选地，所述反掺杂区为条形，所述硅通孔和所述存储器件分别位于条形的反掺杂区两侧。可选地，所述反掺杂区位于每个或多个硅通孔的周围。可选地，所述反掺杂区为条形、弧形或环形。可选地，所述第一掺杂类型为P型，所述第二掺杂类型为N型。可选地，通过离子注入形成所述反掺杂区，所述离子注入的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。可选地，还包括：提供另一半导体衬底，所述另一半导体衬底上形成有MOS器件；将所述另一半导体衬底固定于所述第二表面。可选地，在所述衬底中形成反掺杂区，包括：从所述第二表面在所述衬底中形成反掺杂区。可选地，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。本专利技术实施例提供的半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例的半导体器件的结构示意图；图2示出了本专利技术实施例的半导体器件的制造方法的流程示意图；图3-8示出了根据本专利技术实施例的制造方法形成半导体器件过程中的器件剖面结构示意图；图9示出了根据本专利技术实施例制造方法形成的半导体器件的器件性能参数曲线示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，在立体结构的存储器件的一个应用中，3DNAND存储器件可以为外围电路的MOS器件形成在不同的衬底上，而后通过3DNAND器件衬底上的硅通孔与外围电路的电连接，从而，实现对3DNAND存储器件的操作，而在操作过程中，需要通过硅通孔向存储器件的选通管器件施加高电压，在一个应用中，该高电压在25V左右，这会衬底瞬态高压，引起TSV与衬底的耦合效应，进而影响器件的性能。为此，本申请提供了一种半导体器件及其制造方法，在形成有3D存储器件的半导体衬底中形成有贯穿的硅通孔，在硅通孔的周围、衬底中形成有反掺杂区，该反掺杂区域衬底具有相反的掺杂类型，这样，在衬底与该反掺杂区形成PN结，该PN结形成在硅通孔与存储器件的选通管器件之间形成隔离，有效抑制硅通孔施加高压进行存储器件操作时引起的耦合效应，从而，避免对选通管器件性能造成影响，同时，该方法无需增加额外的隔离区域，不会造成芯片尺寸的增加，布局灵活且工艺实现的成本低。参考图1所示，本申请提供了一种半导体器件，包括：具有第一掺杂类型的半导体衬底100，所述衬底100具有相对的第一表面101和第二表面102，在所述第一表面101上形成有存储器件；贯穿衬底100的硅通孔140；反掺杂区150，设置于所述衬底100中且位于所述硅通孔140与所述存储器件130之间，所述反掺杂区150与所述硅通孔140及所述存储器件130之间具有间隔；与所述反掺杂区150电连接的衬垫(图未示出)，所述衬垫用于接入偏压。在本申请实施例中的半导体衬底100为具有掺杂的衬底，可以为P型衬底或N型衬底，典型地，可以为P型衬底，尤其是P型硅衬底。在该衬底100的第一表面101上已形成有存储器件，本申请实施例中，该存储器件可以为3DNAND存储器件，至少包括栅极层与绝缘层交替层叠的堆叠层110、本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，在所述第一表面上形成有存储器件；贯穿衬底的硅通孔；反掺杂区，设置于所述衬底中且位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：具有第一掺杂类型的半导体衬底，所述衬底具有相对的第一表面和第二表面，在所述第一表面上形成有存储器件；贯穿衬底的硅通孔；反掺杂区，设置于所述衬底中且位于所述硅通孔与所述存储器件之间，所述反掺杂区与所述硅通孔及所述存储器件之间具有间隔；与所述反掺杂区电连接的衬垫，所述衬垫用于接入偏压。2.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区为条形，所述硅通孔所在区域和所述存储器件所在区域分别位于条形的反掺杂区两侧。3.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区位于每个或多个硅通孔的周围。4.根据权利要求3所述的半导体器件，其特征在于，所述反掺杂区为条形、块形、弧形或环形。5.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。6.根据权利要求5所述的半导体器件，其特征在于，所述反掺杂区的掺杂粒子为As，掺杂注入能量范围为50-150keV，掺杂注入剂量范围为1.5e15-1.5e16。7.根据权利要求1所述的半导体器件，其特征在于，还包括另一半导体衬底，所述另一半导体衬底上形成有MOS器件，所述另一半导体衬底固定于所述第二表面。8.根据权利要求1所述的半导体器件，其特征在于，所述反掺杂区位于所述第二表面的衬底中。9.根据权利要求1所述的半导体器件，其特征在于，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及所述存储单元串之下的选通管器件。10.一种半导体器件的制造方法，其特征在于，包括：提供具有第一...

【专利技术属性】
技术研发人员：甘程，刘威，陈亮，吴昕，陈顺福，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42