三维半导体器件制造技术

一种三维半导体器件包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层并在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及字线接触插塞，每个字线接触插塞在具有阶梯式结构的堆叠结构的梯面部分的每个的区域中穿透所述多个电极当中最上面的电极、连接到所穿透的最上面的电极下方的另一电极、并与所述穿透的最上面的电极电绝缘。

3-D Semiconductor Devices

A three-dimensional semiconductor device includes: a substrate having a cell array area and a contact area; a stacking structure including multiple electrodes alternately stacked on the substrate in a vertical direction and a multi-electrode isolation insulating layer with a step structure in the contact area; a vertical structure, which penetrates the stacking structure in the cell array area, and each constituent cell string of the vertical structure; and Word-wire contact plug, each word-wire contact plug penetrates the top electrode of the plurality of electrodes in each area of the step-like stacking structure, connects another electrode below the top electrode penetrated, and is electrically insulated from the top electrode penetrated.

【技术实现步骤摘要】
三维半导体器件
公开的实施方式涉及半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体器件。
技术介绍
随着半导体器件的不断减小的尺寸，其中二维布置多个存储单元的二维(2D)半导体器件(或平面型半导体器件)的集成正在达到极限。为了克服这样的集成限制，虽然提出了其中三维布置存储单元的三维半导体器件(垂直型半导体器件)，但是需要比在二维半导体器件的情况下更复杂和精确的工艺控制。
技术实现思路
所公开的实施方式提供了可以提高三维布置的存储单元的电连接可靠性并具有结构稳定性的三维半导体器件。根据方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及接触插塞，在接触区域中，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。根据另外的方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域本文档来自技高网...

【技术保护点】
1.一种三维半导体器件，包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在所述衬底上的多个电极和多个电极隔离绝缘层，并且在所述接触区域上具有阶梯式结构；垂直结构，在所述单元阵列区域中穿透所述堆叠结构，所述垂直结构的每个构成单元串；以及接触插塞，在所述接触区域中，其中，对于所述多个电极中的包括上电极和所述上电极下面的下电极的每对紧邻的电极，所述接触插塞中的对应的一个接触所述下电极并且穿透所述上电极并与所述上电极电绝缘。

【技术特征摘要】
2017.07.26 KR 10-2017-00949601.一种三维半导体器件，包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在所述衬底上的多个电极和多个电极隔离绝缘层，并且在所述接触区域上具有阶梯式结构；垂直结构，在所述单元阵列区域中穿透所述堆叠结构，所述垂直结构的每个构成单元串；以及接触插塞，在所述接触区域中，其中，对于所述多个电极中的包括上电极和所述上电极下面的下电极的每对紧邻的电极，所述接触插塞中的对应的一个接触所述下电极并且穿透所述上电极并与所述上电极电绝缘。2.根据权利要求1所述的三维半导体器件，还包括：绝缘阻挡层，在所述接触插塞的每个与其穿透的所述上电极之间，所述绝缘阻挡层至少部分地围绕所述接触插塞中的相应接触插塞的侧表面。3.根据权利要求2所述的三维半导体器件，其中每个接触插塞具有在水平方向上延伸到所述绝缘阻挡层中的对应的绝缘阻挡层中的插塞凸起。4.根据权利要求2所述的三维半导体器件，其中每个绝缘阻挡层的上表面和下表面接触相应的电极隔离绝缘层。5.根据权利要求1所述的三维半导体器件，还包括：接触间隔物，分别围绕所述接触插塞的侧表面。6.根据权利要求5所述的三维半导体器件，还包括：绝缘阻挡层，每个绝缘阻挡层被提供在对应的接触插塞与其穿透的对应的上电极之间。7.根据权利要求6所述的三维半导体器件，其中所述接触间隔物和所述绝缘阻挡层由相同的材料形成。8.根据权利要求1所述的三维半导体器件，还包括：位线着落插塞，在每个垂直结构上；虚设着落插塞，在所述堆叠结构中包括的所述多个电极中的最上面的电极上；以及接触着落插塞，在每个接触插塞上。9.根据权利要求8所述的三维半导体器件，其中所述位线着落插塞、所述虚设着落插塞和所述接触着落插塞由相同的材料形成，以及其中所述位线着落插塞、所述虚设着落插塞和所述接触着落插塞的顶表面在同一平面上。10.根据权利要求8所述的三维半导体器件，其中所述堆叠结构的所述多个电极当中的两个最下面的电极的端部在所述接触区域中彼此垂直地对准。11.一种三维半导体器件，包括：衬底，具有单元阵列区域、接触区域和在所述单元阵列区域与所述接触区域之间的虚设接触区域；堆叠结构，包括在垂直方向上交替地堆叠在所述衬底上的多个电极和多个电极隔离绝缘层，并且在所述接触区域上具有阶梯式结构；接触插塞，在所述接触区域中；虚设着落插塞，在所述虚设接触...

【专利技术属性】
技术研发人员：朴玄睦，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR