3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。本发明专利技术实施例的3D存储器中的隔离结构包括至少两个开口尺寸不同的沟槽，多个沟槽的互补效应使得导电通道和隔离结构可以通过一步蚀刻形成，降低了对制造工艺的要求，同时提升3D存储器件的电隔离效果。

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，更具体地，涉及3D存储器件及其制造方法。
技术介绍
随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，多个阵列结构和/或外部电路之间设置有互连结构，进一步地，在多个堆叠的阵列结构中刻蚀形成通孔进而组成导电通道电连接多个阵列结构和/或外部电路的工艺已经可以实现，在多个堆叠的阵列结构中刻蚀形成沟槽用于隔离3D存储器件中的导电通道或者晶体管等器件的工艺也已经实现。然而，本申请的专利技术人发现，在该3D存储器件中一步蚀刻形成通孔和沟槽的工艺会导致沟槽隔离效果差、互连结构表面不平坦的缺点。因此，期待进一步改进3D存储器件的隔离结构以提高隔离效果、产品良率和简化生产工艺。为更好地实现半导体器件中各结构部件之间的电隔离效果以及更有效率地实现各结构部件之间的电连接，以使得3D存储器件具有稳定的电隔离特性以及良好的电连接能力，期望进一步改进3D存储器件的结构及其制造方法，不仅能提高3D存储器件的存储密度，而且进一步简化制造工艺，降低制造成本，提高良率和可靠性。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，其中，贯穿阵列结构的隔离结构包括开口尺寸不同的至少两个沟槽，从而可以简化制造工艺和提升3D存储器件间电隔离的效果。根据本专利技术的第一方面，提供一种3D存储器件，包括:半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。优选地，还包括：位于所述半导体衬底中的电路结构；以及位于所述半导体衬底中的接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。优选地，所述电路结构包括CMOS电路。优选地，还包括互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。优选地，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。优选地，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。优选地，还包括：贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个虚拟沟道的位置与所述台阶结构对应。优选地，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。优选地，所述导电通道和所述叠层结构之间覆盖层间介质层隔离，每个所述沟槽中填充所述绝缘材料。优选地，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。所述第一沟槽与所述第二沟槽沿水平方向的截面积从所述台阶结构上表面延伸至所述台阶结构下表面的方向逐渐减小。根据本专利技术实施例另一方面，提供一种3D存储器件的制造方法，包括：形成半导体衬底；形成叠层结构，所述叠层结构位于所述半导体衬底上方；形成导电通道，所述导电通道贯穿所述叠层结构，并与所述叠层结构绝缘；以及形成多个隔离结构，所述隔离结构分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。优选地，所述导电通道和所述隔离结构同步蚀刻形成。优选地，还包括：在所述半导体衬底中形成电路结构；以及在所述半导体衬底中形成接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。优选地，所述电路结构包括CMOS电路。优选地，还包括：形成互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。优选地，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。优选地，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。优选地，还包括：形成贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；以及形成贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个第一虚拟沟道的位置与所述台阶结构对应。优选地，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。优选地，所述导电通道的隔离和每个所述沟槽的填充同步形成，所述导电通道和所述叠层结构之间覆盖层间介质层形成隔离，每个所述沟槽中填充所述层间介质层。优选地，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。与现有技术不同，本专利技术实施例的3D存储器中的隔离结构包括至少两个开口尺寸不同的沟槽，开口尺寸较小的沟槽隔离效果良好，开口尺寸较大的沟槽填充效果良好，多个沟槽的互补效应使得导电通道和隔离结构可以通过一步蚀刻形成，降低了对制造工艺的要求，同时提升3D存储器件的电隔离效果。进一步地，阵列结构中位于隔离结构之间的导电通道可以实现3D存储器件中CMOS电路和/或外部电路之间的电连接。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a示出存储器件的存储单元串的电路示意图，图1b示出存储器件的存储单元串的结构示意图。图2示出根据本专利技术实施例的3D存储器件的立体透视图。图3示出图2中3D存储器件沿AA线的截面示意图。图4a至4c示出根据本专利技术实施例的3D存储器件制造方法的各个阶段的截面示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1a示出半导体器件的存储单元串的电路示意图，图1b示出半导体器件的存储单元串的结构示意图。在该实施例中存储单元串10例如包括4个存储单元。如图1a所示，半导体器件中包括多个存储单元串，存储单元串10包括沿通路端彼此串联的第一选择晶体管M1、存储晶体管M3-M6、第二选择晶体管M2，第一选择晶体管M1的漏极连接位线BL，第二选择晶体管M2的源极连接源极线SL，第一选择晶体管M1的栅极连本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括:半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。

【技术特征摘要】
1.一种3D存储器件，包括:半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。2.根据权利要求1所述的3D存储器件，其中，还包括：位于所述半导体衬底中的电路结构；以及位于所述半导体衬底中的接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。3.根据权利要求2所述的3D存储器件，其中：所述电路结构包括CMOS电路。4.根据权利要求1所述的3D存储器件，其中，还包括互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。5.根据权利要求1所述的3D存储器件，其中，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。6.根据权利要求1所述的3D存储器件，其中，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。7.根据权利要求6所述的3D存储器件，其中，还包括：贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个第一虚拟沟道的位置与所述台阶结构对应。8.根据权利要求1所述的3D存储器件，其中，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。9.根据权利要求1所述的3D存储器件，其中，所述导电通道和所述叠层结构之间覆盖层间介质层隔离，每个所述沟槽中填充所述绝缘材料。10.根据权利要求1所述的3D存储器件，其中，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。11.根据权利要求1所述的3D存储器件，其中，所述第一沟槽与所述第二沟槽沿水平方向的截面积从台阶结构上表面延伸至台阶结构下表面的方向逐渐减小。12.一种3D存储器件的制造方法，包括：形成半导体衬底；形成叠层结构，所述...

【专利技术属性】
技术研发人员：巴特尔，陈俊，任连娟，周毅，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42