制造半导体器件的方法和半导体器件技术

非易失性存储器(NVM)单元半导体线，该半导体线包括选择栅极部分和控制栅极部分。NVM单元包括在选择栅极部分处形成的选择晶体管以及在控制栅极部分处形成的控制晶体管。选择晶体管包括设置在选择栅极部分周围的栅极介电层以及设置在栅极介电层上的选择栅电极。控制晶体管包括设置在控制栅极部分周围的堆叠的介电层、设置在堆叠的介电层上的栅极介电层以及设置在栅极介电层上的控制栅电极。堆叠的介电层包括设置在控制栅极部分上的第一氧化硅层、设置在第一氧化硅层上的电荷捕获层以及设置在电荷捕获层上的第二氧化硅层。本发明专利技术的实施例还涉及制造半导体器件的方法和半导体器件。

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件
本专利技术涉及制造半导体集成电路的方法，并且更具体地，涉及包括非易失性存储器的半导体器件及其制造方法。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了三维设计的发展。需要在半导体器件中集成非易失性存储器以实现半导体器件的更高的功能。
技术实现思路
本专利技术的实施例提供了一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：在设置在衬底上的绝缘层上方形成半导体线，所述半导体线包括选择栅极部分和控制栅极部分；在所述半导体线的所述控制栅极部分周围形成堆叠的介电层；在所述半导体线的所述选择栅极部分周围以及在所述半导体线的所述控制栅极部分周围形成的所述堆叠的介电层上形成栅极介电层；在所述栅极介电层上形成包括伪选择栅极层的伪选择栅极结构并且在所述栅极介电层上形成包括伪控制栅极层的伪控制栅极结构；以及分别用金属选择栅极层和金属控制栅极层替换所述伪选择栅极层和所述伪控制栅极层。本专利技术的另一实施例提供了一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：在设置在衬底上的绝缘层上方形成半导体线，所述半导体线包括选择栅极部分和控制栅极部分；在所述半导体线的所述控制栅极部分周围形成堆叠的介电层；在所述半导体线的所述选择栅极部分周围以及在所述半导体线的所述控制栅极部分周围形成的所述堆叠的介电层上形成伪栅极介电层；在所述伪栅极介电层上形成包括伪选择栅极层的伪选择栅极结构，并且在所述伪栅极介电层上形成包括伪控制栅极层的伪控制栅极结构；以及分别用栅极介电层、金属选择栅极层和金属控制栅极层替换所述伪栅极介电层、所述伪选择栅极层和所述伪控制栅极层。本专利技术的又一实施例提供了一种包括非易失性存储器(NVM)单元的半导体器件，其中：所述非易失性存储器单元包括半导体线，所述半导体线设置在绝缘层上方，绝缘层设置在衬底上，所述半导体线包括选择栅极部分和控制栅极部分，所述非易失性存储器单元包括在所述选择栅极部分处形成的选择晶体管以及在所述控制栅极部分处形成的控制晶体管，所述选择晶体管包括设置在所述选择栅极部分周围的栅极介电层以及设置在所述栅极介电层上的选择栅电极，所述控制晶体管包括设置在所述控制栅极部分周围的堆叠的介电层、设置在所述堆叠的介电层上的栅极介电层以及设置在所述栅极介电层上的控制栅电极，以及所述堆叠的介电层包括设置在所述控制栅极部分上的第一氧化硅层、设置在所述第一氧化硅层上的电荷捕获层以及设置在所述电荷捕获层上的第二氧化硅层。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A是根据本专利技术的实施例的非易失性存储器单元的立体图。图1B是对应于沿着图1A的X1-X1线的平面PXY的截面图，图1C是对应于图1A的线Y2-Y2的截面图并且图1D是对应于图1A的线Y1-Y1的截面图。图1E是根据本专利技术的实施例的非易失性存储器单元的立体图。图2示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图3示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图4示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图5示出了根据本专利技术的实施例的具有截面图的半导体器件制造工艺中的各个阶段的一个。图6示出了根据本专利技术的实施例的具有放大图的半导体器件制造工艺中的各个阶段的一个。图7示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图8示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图9示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图10示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图11示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图12示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图13示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图14示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图15示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图16示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图17示出了根据本专利技术的实施例的半导体器件制造工艺中的各个阶段的一个。图18示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图19示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图20示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图21示出了根据本专利技术的其它实施例的具有截面图的半导体器件制造工艺中的各个阶段的一个。图22示出了根据本专利技术的其它实施例的具有截面图的半导体器件制造工艺中的各个阶段的一个。图23示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图24示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图25示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图26示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图27示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图28示出了根据本专利技术的其它实施例的具有放大图的半导体器件制造工艺中的各个阶段的一个。图29示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图30A示出了根据本专利技术的其它实施例的半导体器件制造工艺中的各个阶段的一个。图30B是对应于沿着图30A的线X1-X1线的平面PXY的截面图，图30C是图30A的区A2的放大图并且图30D是图30A的区A1的放大图。具体实施方式应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同比例任意地绘制。在附图中，为了简化，可以省略一些层/部件。此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可能意味着“包括”或“由...组成“。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且操作的顺序可以改变。在本实施例中，半导体器件包括非本文档来自技高网...

【技术保护点】
1.一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：在设置在衬底上的绝缘层上方形成半导体线，所述半导体线包括选择栅极部分和控制栅极部分；在所述半导体线的所述控制栅极部分周围形成堆叠的介电层；在所述半导体线的所述选择栅极部分周围以及在所述半导体线的所述控制栅极部分周围形成的所述堆叠的介电层上形成栅极介电层；在所述栅极介电层上形成包括伪选择栅极层的伪选择栅极结构并且在所述栅极介电层上形成包括伪控制栅极层的伪控制栅极结构；以及分别用金属选择栅极层和金属控制栅极层替换所述伪选择栅极层和所述伪控制栅极层。

【技术特征摘要】
2017.06.20 US 15/627,7261.一种形成包括非易失性存储器(NVM)单元的半导体器件的方法，所述方法包括：在设置在衬底上的绝缘层上方形成半导体线，所述半导体线包括选择栅极部分和控制栅极部分；在所述半导体线的所述控制栅极部分周围形成堆叠的介电层；在所述半导体线的所述选择栅极部分周围以及在所述半导体线的所述控制栅极部分周围形成的所述堆叠的介电层上形成栅极介电层；在所述栅极介电层上形成包括伪选择栅极层的伪选择栅极结构并且在所述栅极介电层上形成包括伪控制栅极层的伪控制栅极结构；以及分别用金属选择栅极层和金属控制栅极层替换所述伪选择栅极层和所述伪控制栅极层。2.根据权利要求1所述的方法，其中，形成所述半导体线包括：在设置在所述绝缘层上的半导体层上形成掩模图案；通过使用所述掩模图案作为蚀刻掩模图案化所述半导体层；以及去除所述绝缘层的一部分，从而形成所述半导体线。3.根据权利要求2所述的方法，其中，在形成所述掩模图案之前，通过一种或多种离子注入操作在所述半导体层中形成选择栅极阱层和控制栅极阱层。4.根据权利要求2所述的方法，其中，在形成所述半导体线之后，通过一种或多种离子注入操作掺杂所述选择栅极部分和所述控制栅极部分。5.根据权利要求1所述的方法，其中，形成所述半导体线包括：在所述衬底上形成掩模图案；蚀刻所述衬底，从而在所述衬底中形成凹槽并且在所述凹槽上方设置所述半导体线；以及在所述凹槽中形成所述绝缘层。6.根据权利要求5所述的方法，其中，在形成所述掩模图案之前，通过一种或多种离子注入操作在所述衬底中形成选择栅极阱层和控制栅极阱层。7.根据权利要求5所述的方法，其中，在形成所述半导体线之后，通过一种或多种离子注入操...

【专利技术属性】
技术研发人员：吴云骥，曾郁雯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71