半导体器件制造技术

多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

semiconductor device

A plurality of gate electrodes are stacked on the upper surface of the substrate in a direction perpendicular to the upper surface of the substrate. The channel region passes through multiple gate electrodes to extend perpendicular to the upper surface of the substrate. The gate dielectric layer consists of a tunneling layer, a charge storage layer and a barrier layer arranged sequentially between the channel area and a plurality of gate electrodes. The charge storage layer consists of multiple doped element atoms and multiple deep level traps generated by multiple doped element atoms. The concentration distribution of several doped atoms is not uniform in the thickness direction of the charge storage layer.

【技术实现步骤摘要】
半导体器件相关申请的交叉引用根据35U.S.C.§119，本申请要求于2017年6月19日向韩国知识产权局提交的韩国专利申请No.10-2017-0077268的优先权，该申请的公开通过全文引用合并于此。
本专利技术构思涉及一种半导体器件。
技术介绍
尽管需要半导体器件来处理大容量数据，但其体积已逐渐减小，这要求构成这种半导体器件的半导体元件的集成度更高。已经提出了具有俘获电荷的电荷存储层的半导体器件。
技术实现思路
根据本专利技术构思的示例性实施例，如下提供了一种半导体器件。多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域贯穿多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。根据本专利技术构思的示例性实施例，如下提供了一种半导体器件。多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多个栅电极，在垂直于衬底的上表面的方向上堆叠在所述衬底的上表面上；沟道区域，穿过所述多个栅电极以垂直于所述衬底的上表面延伸；以及栅介电层，包括顺序地设置在所述沟道区域和所述多个栅电极之间的隧穿层、电荷存储层和阻挡层，其中，所述电荷存储层包括多个掺杂元素原子和由所述多个掺杂元素原子生成的多个深能级陷阱，并且其中，所述多个掺杂元素原子的浓度分布在所述电荷存储层的厚度方向上是非均匀的。

【技术特征摘要】
2017.06.19 KR 10-2017-00772681.一种半导体器件，包括：多个栅电极，在垂直于衬底的上表面的方向上堆叠在所述衬底的上表面上；沟道区域，穿过所述多个栅电极以垂直于所述衬底的上表面延伸；以及栅介电层，包括顺序地设置在所述沟道区域和所述多个栅电极之间的隧穿层、电荷存储层和阻挡层，其中，所述电荷存储层包括多个掺杂元素原子和由所述多个掺杂元素原子生成的多个深能级陷阱，并且其中，所述多个掺杂元素原子的浓度分布在所述电荷存储层的厚度方向上是非均匀的。2.根据权利要求1所述的半导体器件，其中，所述多个掺杂元素原子包括碳(C)、硼(B)、镧(La)、铪(Hf)、锆(Zr)、铝(Al)或钇(Y)中的至少一种。3.根据权利要求1所述的半导体器件，其中，所述多个掺杂元素原子的浓度分布的最大浓度在所述电荷存储层在其厚度方向上的中心部分处，其中浓度在所述厚度方向上从所述中心部分朝向所述电荷存储层的两个边缘减小。4.根据权利要求1所述的半导体器件，其中，所述多个掺杂元素原子的浓度分布的浓度在所述电荷存储层的厚度方向上朝向所述电荷存储层的另一个边缘减小。5.根据权利要求1所述的半导体器件，其中，所述电荷存储层包括氮化硅，并且其中，所述多个掺杂元素原子与所述电荷存储层的氮(N)成键。6.根据权利要求1所述的半导体器件，其中，所述电荷存储层包括氮化硅，并且其中，所述多个掺杂元素原子的浓度分布的最大浓度为所述电荷存储层的氮(N)浓度的约2原子百分比至约7原子百分比。7.根据权利要求1所述的半导体器件，还包括：杂质提供层，设置为与所述电荷存储层接触并将所述多个掺杂元素原子提供给所述电荷存储层。8.根据权利要求7所述的半导体器件，其中，所述杂质提供层设置在所述电荷存储层中以位于所述电荷存储层在厚度方向上的中心部分中。9.根据权利要求7所述的半导体器件，其中，所述杂质提供层设置在所述电荷存储层在厚度方向上的至少一个边缘上。10.根据权利要求7所述的半导体器件，其中，所述杂质提供层包...

【专利技术属性】
技术研发人员：崔恩荣，梁俊圭，卢英辰，安宰永，梁在贤，刘东哲，崔宰浩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR