半导体封装件及其制法制造技术

一种半导体封装件及其制法，该半导体封装件包括制作增层线路用的介电层、形成于该介电层上的线路层、结合并电性连接该线路层的半导体芯片、以及包覆该半导体芯片的封装胶体。因此种介电层与该线路层的结合性佳，所以两者之间不会发生脱层现象，遂能提高该半导体封装件的可靠度及能使封装体积更微小化。

【技术实现步骤摘要】
【专利摘要】一种，该半导体封装件包括制作增层线路用的介电层、形成于该介电层上的线路层、结合并电性连接该线路层的半导体芯片、以及包覆该半导体芯片的封装胶体。因此种介电层与该线路层的结合性佳，所以两者之间不会发生脱层现象，遂能提高该半导体封装件的可靠度及能使封装体积更微小化。【专利说明】
本专利技术涉及一种半导体封装件，尤指一种以无承载件的方式承载芯片的。
技术介绍
传统以导线架作为芯片承载件的半导体封件的型态及种类繁多，就四边扁平无导脚(Quad Flat Non-leaded, QFN)半导体封装件而言,其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flat package, QFP)半导体封装件中用以与外界电性连接的外导脚，如此将得以缩小半导体封装件的尺寸。然而伴随半导体产品轻薄短小的发展趋势，传统导线架的QFN封装件往往因其封装胶体厚度的限制，而无法进一步缩小封装件的整体高度。因此，业界便发展出一种无承载件(carrier)的半导体封装件，冀借由减低习用的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄，如图1D所示。图1A至图1D为现有半导体封装件I的制法的剖面示意图。如图1A所示，蚀刻移除一金属载板10的部分材质，以形成多个打线垫101与多个置晶垫102。如图1B所示，形成一绿漆防焊层11于该金属载板10上，并使该打线垫101与置晶垫102外露出该防焊层11，再覆盖一抗氧化层15于该打线垫101与置晶垫102上。如图1C所示，借由粘着材料171置放一半导体芯片17于该置晶垫102上，并利用多条例如金线的焊线170电性连接该半导体芯片17与打线垫101，再形成封装胶体18于该防焊层11上，以包覆该半导体芯片17与焊线170。如图1D所示，蚀刻移除该金属载板10，以露出该打线垫101与置晶垫102的下表面。然而，现有半导体封装件I的制法中，该些焊线170需相互跨接，如图1D’所示，所以该些焊线170之间容易相接触而造成短路。此外，该焊线170具有弧高、弧长的限制，致使该些打线垫101的布设灵活性受限于该焊线170的打线范围。再者，如图1D’所示，部分外圈打线垫101与该半导体芯片17的电极垫17a间的距离较远，因而打线距离较长，所以需形成较长的焊线170，以致无法节省该焊线170的使用量，致使该半导体封装件I的制作成本难以降低，且该半导体封装件I的尺寸亦难以进一步微小化。为了进一步改进前述现有半导体封装件I的缺失而使封装结构更微小化，遂发展出一种制法，如图2A至图2E所示，其为现有半导体封装件2的另一种制法的剖面示意图。如图2A所示，电镀形成一线路层24于一铜载板20上，且该线路层24具有多个焊垫241、多个电性连接垫242与置晶垫243，此外形成该线路层24的材质为钯、镍、钯及金材(Pd/Ni/Pd/Au)堆栈。如图2B所示，借由例如银胶的粘着材料271置放至少一半导体芯片27于该置晶垫243上，且该半导体芯片27以多条焊线270电性连接该些焊垫241。接着，形成封装胶体28于该铜载板20上，以包覆该半导体芯片27与该线路层24。如图2C所示，借由该线路层24底部的金材作为止蚀部，以蚀刻移除该铜载板20。如图2D所示，于该焊垫241、电性连接垫242与置晶垫243上形成一极薄铜层25，再形成一如绿漆的防焊层21于该封装胶体28上，并形成多个开孔210于该防焊层21上，以令该些电性连接垫242上的极薄铜层25与该置晶垫243上的部分极薄铜层25外露于该些开孔210。如图2E所示，利用该极薄铜层25电镀形成多个焊球29于该开孔210中的极薄铜层25上。然而，现有半导体封装件2的制法中，因需先形成该线路层24，再形成该防焊层21，所以该防焊层21会覆盖该线路层24的部分材质。当该些焊球29形成后，因该防焊层21与该线路层24的金材间(该铜层25极薄，可忽略其应力影响)的结合性不佳，导致该防焊层21易于该开孔210处周围发生脱层现象，致使该半导体封装件2具有落球(Ball dropfail)的信赖度问题。此外，现有半导体封装件2的制法中，因使用金材形成该线路层24，所以难以降低该半导体封装件2的制作成本。因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
技术实现思路
鉴于上述现有技术的种种缺陷，本专利技术的主要目的在于提供一种，能提高该半导体封装件的可靠度及能使封装体积更微小化。本专利技术的半导体封装件，其包括:介电层，其为制作增层线路用的介电层，且具有相对的第一表面与第二表面，且具有贯穿于该第一与第二表面的开孔；线路层，其形成于该介电层的第一表面上，该线路层具有多条线路及位于各该线路两端的焊垫与电性连接垫，且令该些电性连接垫外露于该介电层的开孔；至少一半导体芯片，其置放于该介电层的第一表面上，且该半导体芯片具有多个电极垫；以及多条焊线，其电性连接该半导体芯片的电极垫与该些焊垫。前述的半导体封装件中，该线路层还具有置晶垫，以令该半导体芯片置放于该置晶垫上，且该半导体芯片电性连接该置晶垫。前述的半导体封装件中，该些焊垫布设位于该半导体芯片的外缘处。前述的半导体封装件中，该焊垫位于该电性连接垫与该半导体芯片之间。本专利技术还提供一种半导体封装件，其包括:介电层，其为制作增层线路用的介电层，且具有相对的第一表面与第二表面，且具有贯穿于该第一与第二表面的开孔；线路层，其形成于该介电层的第一表面上，该线路层具有多条线路及位于各该线路两端的焊垫与电性连接垫，且令该些电性连接垫外露于该介电层的开孔；多个导电凸块，形成于该些焊垫上；以及至少一半导体组件，其接置于该导电凸块上，且该半导体芯片具有多个电极垫，以借由该些导电凸块电性连接该些电极垫与该些焊垫。本专利技术还提供一种半导体封装件的制法，其包括:提供一承载件，该承载件表面具有介电层，且该介电层为制作增层线路用的介电层；形成线路层于该介电层上，该线路层具有多条线路及位于各该线路两端的焊垫与电性连接垫；置放至少一半导体芯片于该介电层上，且令该半导体芯片电性连接该些焊垫；形成封装胶体于该介电层上，以包覆该半导体芯片与线路层；移除该承载件，且保留该介电层于该封装胶体上；以及形成贯穿该介电层的开孔，以外露该电性连接垫。前述的制法中，该承载件的材质为金属。前述的制法中，该线路层是以电镀方式形成。前述的制法中，该半导体芯片是以焊线或导电凸块电性连接该些焊垫。前述的制法中，该线路层还具有置晶垫，以令该半导体芯片置放于该置晶垫。前述的制法中，是以蚀刻方式移除该承载件。前述的中，该介电层的材质为聚酰亚胺、ABF(ajinomotobuild-up film,阿基诺莫脱内建膜)、环氧树脂复合玻璃材质、强化纤维复合玻璃材质或环氧树脂复合玻璃陶瓷粉材质。前述的中，还包括形成表面处理层于该焊垫上。前述的中，还包括形成胶材于该介电层与该半导体芯片之间。前述的中，还包括形成封装胶体于该介电层的第一表面上，以包覆该半导体芯片与线路层。另外，前述的中，还包括形成焊球于该介电层的开孔上。由上可知，本专利技术的，其借由制作增层线路用的介电层取代现有技术的防焊层，令该介电层作为止蚀层与防焊层，所以能以铜材制作线路层，而无需以金材制作线路层与止蚀层，且无需制作防焊层与本文档来自技高网...

【技术保护点】
一种半导体封装件，其包括：制作增层线路用的介电层，其具有相对的第一表面与第二表面，并具有贯穿于该第一与第二表面的开孔；线路层，其形成于该介电层的第一表面上，该线路层具有多条线路及位于各该线路两端的焊垫与电性连接垫，且令该些电性连接垫外露于该介电层的开孔；至少一半导体芯片，其置放于该介电层的第一表面上，且该半导体芯片具有多个电极垫；以及多条焊线，其电性连接该半导体芯片的电极垫与该些焊垫。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈嘉成，何祈庆，唐绍祖，刘宇哲，蔡瀛洲，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：