半导体器件制造技术

本实用新型专利技术的一个实施例涉及一种半导体器件，包括：衬底；在所述衬底上的第一金属轨道；在所述衬底和所述第一金属轨道上的第一金属间电介质层；在所述第一金属间电介质层上的第二金属轨道；封装所述第二金属轨道的电介质封装层；在所述第一金属间电介质层和所述电介质封装层上的第二金属间电介质层；以及在所述第一金属间电介质层和所述第二金属间电介质层中的过孔，所述第一金属间电介质层和所述第二金属间电介质层相对于所述电介质封装层选择性地可蚀刻，所述电介质封装层限定所述过孔的宽度。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
半导体器件
本公开内容涉及半导体器件领域。本公开内容更具体地涉及半导体器件内的金属互连。
技术介绍
随着集成电路技术继续缩减至更小技术节点，线连接的后端变得实施起来很有挑战和复杂。复杂图案化方案(诸如双图案化)用来提供越来越小的互连特征。许多问题可能随着集成电路内的过孔和金属线更成更小并且在一起更近而出现于集成电路内。这些问题可能包括难以在制造期间对准光刻掩模以及在集成电路的寿命期间的电迁移和依赖于时间的电介质击穿。
技术实现思路
鉴于上述问题，本技术的一个目的在于至少部分地解决上述技术问题。本技术的一个实施例是半导体器件，包括:衬底；在所述衬底上的第一金属轨道；在所述衬底和所述第一金属轨道上的第一金属间电介质层；在所述第一金属间电介质层上的第二金属轨道；封装所述第二金属轨道的电介质封装层；在所述第一金属间电介质层和所述电介质封装层上的第二金属间电介质层；以及在所述第一金属间电介质层和所述第二金属间电介质层中的过孔，所述第一金属间电介质层和所述第二金属间电介质层相对于所述电介质封装层选择性地可蚀刻，所述电介质封装层限定所述过孔的宽度。优选地，上述半导体器件包括所述过孔中的传导塞。优选地，上述半导体器件包括所述电介质封装层上的第三金属轨道，所述第三金属轨道由所述传导塞电耦合到所述第一金属轨道。优选地，所述第三金属轨道与所述传导塞是相同的材料。优选地,所述第三金属轨道与所述传导塞一体。优选地，所述传导塞和所述第三金属轨道包括铜。通过使用本技术的技术方案可以至少部分地解决上述的技术问题并且获得对应的技术效果。【附图说明】图1是根据这里公开的原理的集成电路裸片的截面，该集成电路裸片具有由电介质层上的第一金属层形成的金属轨道。图2是集成电路裸片的截面，在该集成电路裸片中已经在第一金属层之上形成第二电介质层。图3是具有在第二电介质层中形成的开口的集成电路的截面。图4是具有在第二电介质层中的开口中具有保护电介质层的集成电路裸片的截面。图5是具有在第二电介质层中的开口中的保护电介质层上形成的金属阻挡层的集成电路裸片的截面。图6是具有第二金属层的集成电路裸片的截面，该第二金属层填充第二电介质层中的开口。图7是在已经图案化第二金属层以限定第二金属层的第二金属轨道之后的集成电路裸片的截面。图8是在已经在厚度上减少第二金属轨道之后的集成电路裸片的截面。图9是具有在第二电介质层和第二金属轨道上面的保护电介质层的集成电路裸片的截面。图10是具有让第二电介质层和保护电介质层平坦化的集成电路裸片的截面。图11是具有在第二电介质层和第二金属轨道上面的第三电介质层的集成电路的截面。图12是具有在第三电介质从形成的开口的集成电路裸片的截面。图13是在第三电介质层和第二电介质层中具有更多开口的集成电路裸片的截面。图14是在第二和第三电介质层中的开口中具有金属阻挡层的集成电路裸片的截面。图15是具有第三金属层的集成电路裸片的截面，该第三金属层填充第二和第三电介质层中的开口。图16是第三金属层的集成电路裸片的截面，该第三金属层被平坦化以限定第三金属轨道。【具体实施方式】图1是包括半导体衬底30和电介质层33的集成电路裸片20的截面。在衬底30中形成晶体管31。在衬底30上形成金属轨道32。每个金属轨道由薄阻挡层34加衬。在电介质盖层36中覆盖金属轨道32和电介质层33。在图1中示出电介质层33为单层，然而在实践中，电介质层33可以包括在其中形成晶体管31的半导体衬底30上面设置的传导和电介质层。虽然未图示，但是可以在金属轨道32以下的电介质层33中形成附加金属轨道、过孔和信号线。金属轨道32是允许经过集成电路裸片20包括向晶体管31和向在集成电路裸片20以外的金属接触(诸如接触焊盘、焊球或者引线)传递信号的传导信号输送线。在如图1中所示集成电路裸片20中，可以有在第一金属层的第一金属轨道32以下的未图示的许多部件。尽管描绘轨道32为形成于第一金属层中，但是理解可以有在第一金属层以下的更多金属层。金属轨道32可以允许在半导体衬底中形成的晶体管31之间和与在集成电路裸片20以外的部件的连接。在一个实施例中，衬底30包括二氧化硅层、低k电介质层、氮化硅层或者在半导体衬底30上的其它适当电介质层。半导体衬底30例如是可以在其中和其上形成晶体管31的硅或者另一适当半导体层。在一个示例中，金属轨道32由铜形成。阻挡层34是钛、氮化钛、钽、氮化钽或者其它适当阻挡层中的一层或者多层。金属轨道32例如厚度为60-100nm。金属轨道32被分开32nm、20nm或者依赖于实施的技术节点和最小尺度的任何适当距离。在许多集成电路中，金属轨道由于难以处理铜线和过孔而由铝或者铝铜形成。然而随着技术节点减少至越来越小的尺度，由于高传导率和其它参数而优选铜用于集成电路裸片中的金属轨道和过孔。任何适当金属可以用于金属轨道、过孔和阻挡层。盖层36例如是氮化硅或者优选地是包括碳的氮化硅层。盖层36在200-500 A之间的厚度。其它适当材料和尺度可以用于图1中描述的特征。在图2中，已经在盖层36上沉积第一金属化合物(intermetal)电介质层38。第一金属间电介质层38例如是厚度在600-1500人之间的纳米孔电介质层。随着集成电路特征的尺度继续缩小，在集成电路的传导特征之间的电容开始增加。例如在集成电路裸片20中形成的金属轨道之间或者在集成电路裸片20中形成的金属轨道与过孔之间的电容随着在特征之间的距离减少而增加。在集成电路的传导特征之间的电容也与在它们之间的材料的介电常数成比例。出于这一原因，第一金属间电介质层38是低K电介质层。这意味着金属间电介质层38的介电常数比较小。这有助于减少在第一金属间电介质层38中或者上或者之下形成的特征之间的电容。金属间电介质层38可以例如是有孔材料、诸如有孔二氧化硅或者其它有孔材料。备选地，第一金属间电介质层38可以是除了有孔电介质层之外的材料，但是仍然由具有很低介电常数的材料形成。在图3中，图案化蚀刻第一金属间电介质层38以在第一金属间电介质层38中打开沟槽40。未蚀刻第一金属间电介质层38直至盖层36。取而代之，使用基于时间的控制来蚀刻金属间电介质层38以选择地蚀刻至某一深度。图3中的沟槽40的深度例如是600人。可以通过使用反应离子蚀刻来打开第一金属间电介质层38中的沟槽40。控制反应离子蚀刻的深度的基于时间的控制例如是步进高度高级工艺控制。这样的高级工艺控制允许蚀刻达到特定深度而未进一步继续。图3中的沟槽40例如宽度为64nm。可以根据集成电路裸片20的所需参数选择用于沟槽40的许多其它适当尺度。另外，除了描述的蚀刻技术之外的蚀刻技术可以如希望的那样用来实现或者相似结果。在图4中，在第一金属间电介质层38上并且在沟槽40中沉积保护电介质层42。保护电介质层42相对于第一金属间电介质层38具有高蚀刻选择性。保护电介质层42也具有尽可能低的k值而相对于第一金属间电介质层38保持高蚀刻选择性。保护电介质层42例如厚度为300- 500人。在一个实施例中，保护电介质层42是与层36相同的材料，例如氮化硅或者优选为包括碳的氮化硅。氮化硅膜中的碳增加膜的鲁棒性，而又相对于第一金属间电介质层38提高蚀刻选择性。可本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：衬底；在所述衬底上的第一金属轨道；在所述衬底和所述第一金属轨道上的第一金属间电介质层；在所述第一金属间电介质层上的第二金属轨道；封装所述第二金属轨道的电介质封装层；在所述第一金属间电介质层和所述电介质封装层上的第二金属间电介质层；以及在所述第一金属间电介质层和所述第二金属间电介质层中的过孔，所述第一金属间电介质层和所述第二金属间电介质层相对于所述电介质封装层选择性地可蚀刻，所述电介质封装层限定所述过孔的宽度。

【技术特征摘要】
2012.09.27 US 13/629,4021.一种半导体器件，其特征在于，包括: 衬底； 在所述衬底上的第一金属轨道； 在所述衬底和所述第一金属轨道上的第一金属间电介质层； 在所述第一金属间电介质层上的第二金属轨道； 封装所述第二金属轨道的电介质封装层； 在所述第一金属间电介质层和所述电介质封装层上的第二金属间电介质层；以及在所述第一金属间电介质层和所述第二金属间电介质层中的过孔，所述第一金属间电介质层和所述第二金属间电介质层相对于所述电介质封装层...

【专利技术属性】
技术研发人员：J·H·张，L·A·克莱文杰，C·拉登斯，徐移恒，
申请(专利权)人：意法半导体公司， 国际商业机器公司，
类型：新型
国别省市：美国;US