半导体器件制造技术

本发明专利技术公开了一种半导体器件、半导体芯片、半导体组件、半导体单元、半导体系统以及制造半导体器件的方法。当形成埋入式位线或增大绝缘层的厚度时，通过在一侧触点的相反侧形成气隙，该半导体器件能够减小相邻的位线之间的耦合电容，从而改善半导体器件的特性。该半导体器件包括：多个线图案，其包括一侧触点；位线，其埋入在半导体器件的下部中并位于相邻的线图案之间；位线接面区域，其形成在各个线图案中该位线的一侧；以及气隙，其形成在该位线的另一侧和各个线图案之间。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更具体地说，涉及具有埋入式位线的半导体器件。
技术介绍
随着半导体器件集成度的提高，晶体管的通道长度逐渐缩短。然而，晶体管的通道长度的缩短会导致短通道效应，例如漏极诱导势垒降低(DIBL)、热载流子效应和击穿。为了解决这个问题，已经提出了多种方法，例如减小接面区域的深度的方法或者通过在晶体管的通道区中形成凹陷部来相对增大通道长度的方法。然而，随着例如动态随机存取存储器(DRAM)等半导体存储器件的集成度的提高，需要制造尺寸更小的晶体管。在现有的平面型晶体管结构中，栅电极形成在半导体基板上并且接面区域形成在栅电极的两侧，因此，即使当调整通道长度时，也难以采用上述结构满 足所需器件尺寸。为了解决这个问题，提出了一种竖直通道晶体管结构。近年来，存在如下的问题由于在形成竖直通道晶体管结构时因器件尺寸减小而使埋入式位线与位线接面区域干涉，所以位线之间的耦合电容增大。因此，当预定的埋入式位线被激活时，与该预定位线相邻的其他埋入式位线也可能被激活，从而导致泄漏。上述泄漏引发噪声并阻止数据的正确读出。
技术实现思路
根据示例性实施例的一个方面，一种半导体器件包括多个线图案，其包括一侧触点(OSC);位线，其埋入在所述线图案之间的下部；位线接面区域，其形成在所述各个线图案中所述位线的一侧；以及气隙，其形成在所述位线的另一侧和各个线图案之间。所述线图案可以是半导体基板的被蚀刻部分。所述半导体器件还可以包括位于所述线图案的表面上的衬垫绝缘层。所述位线可以包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层、掺杂多晶硅层和它们的组合。所述位线接面区域可以经由所述OSC与所述位线相连。所述气隙可以形成在所述位线的侧面，并且绝缘层可以埋入在所述气隙中。所述半导体器件还可以包括覆盖层，所述覆盖层位于包括所述气隙的位线上。所述覆盖层可以包括氮化物层。根据示例性实施例的另一个方面，一种半导体单元包括晶体管，其包括栅极和存储节点接面区域；以及位线，其设置为与所述栅极交叉，所述位线的一侧与位线接面区域相连。气隙形成在所述位线的另一侧和各个线图案之间。所述半导体单元还可以包括存储单元，所述存储单元与所述存储节点接面区域相连。所述存储单元可以包括电容器。所述栅极可以是形成在多个柱图案的两侧的竖直栅极，所述多个柱图案是所述线图案的被蚀刻的上部。所述位线可以包括从下述群组中选出的至少一者；所述群组包括钛层、氮化钛层、掺杂多晶娃层和它们的组合。所述气隙可以形成在所述位线的侧面，并且绝缘层可以埋入在所述气隙中。根据示例性实施例的另一方面，一种半导体芯片包括核心电路区域以及半导体单元阵列。所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；以及位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连。气隙形成在所述位线的另一侧和各个线图案之间。所述核心电路区域可以包括行译码器，其选择所述半导体单元阵列的字线中的一条；列译码器，其选择所述半导体单元阵列的位线中的一条；以及读出放大器，其读出存储在由所述行译码器和所述列译码器选出的半导体单元中的数据。根据示例性实施例的另一个方面，一种半导体组件包括半导体芯片和外部输入输出(I/o)线路。所述半导体芯片包括半导体单元阵列、行译码器、列译码器和读出放大器。 所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连；以及气隙，其形成在所述位线的另一侧和各个柱图案之间。所述半导体组件还可以包括数据输入缓冲器、指令地址输入缓冲器和电阻器单元。所述半导体组件还可以包括内部指令/地址总线，所述内部指令/地址总线向所述指令地址输入缓冲器发送指令/地址信号。所述外部I/O线路可以与所述半导体芯片电连接。根据示例性实施例的另一个方面，一种半导体系统包括多个半导体组件；以及控制器，其与所述半导体组件交换数据和指令/地址。多个半导体组件中的每一个包括半导体芯片、指令链路和数据链路。所述半导体芯片包括半导体单元阵列、行译码器、列译码器和读出放大器。所述半导体单元阵列包括晶体管，其包括竖直栅极和存储节点接面区域；电容器，其与所述存储节点接面区域相连；位线，其设置为与所述竖直栅极交叉，所述位线的一侧与位线接面区域相连；以及气隙，其形成在所述位线的另一侧和各个柱图案之间。根据示例性实施例的另一个方面，一种制造半导体器件的方法包括通过蚀刻半导体基板来形成多个线图案；将位线埋入在相邻的线图案之间的下部中；在各个线图案中位于所述位线的一侧形成位线接面区域；以及在所述位线的另一侧和各个线图案之间形成气隙。所述方法还可以包括在形成所述线图案之后，在所述线图案的表面上形成第一衬垫绝缘层。形成所述位线可以包括在所述线图案之间的下部中形成第一位线导电层；在所述第一位线导电层上形成第二位线导电层；在各个线图案的表面上位于所述第二位线导电层的一侧形成牺牲导电层；以及在形成有所述牺牲导电层的所述第二位线导电层上形成第三位线导电层。形成所述第二位线导电层的步骤可以包括在所述第一位线导电层上形成多晶硅层；在所述多晶硅层上露出的所述第一衬垫绝缘层上形成第二衬垫绝缘层；以及蚀刻所述多晶硅层，以使所述第二衬垫绝缘层下方的所述第一衬垫绝缘层露出。所述位线可以包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层、掺杂多晶硅层和它们的组入口 ο在各个线图案的表面上位于所述第二位线导电层的一侧形成所述牺牲导电层的步骤可以包括在所述第二位线导电层上形成各个线图案的侧壁的氮化钛层；将绝缘层埋入在形成有所述氮化钛层的所述线图案之间；以及将各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的一部分去除。将各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的一部分去除的步骤可以包括形成掩模图案，所述掩模图案使各个线图案的表面上位于所述第二位线导电层的另一侧的所述氮化钛层的所述一部分露出；使用所述掩模图案作为掩模，通过倾斜离子注入(植入)工序将离子注入所述氮化钛层中；以及将所述氮化钛层的离子注入部分去除，以使所述第一衬垫绝缘层露 出。所述方法还可以包括在将所述氮化钛层的所述离子注入部分去除之后，通过将露出的所述第一衬垫绝缘层去除而形成一侧触点，所述一侧触点使所述各个线图案露出。形成所述气隙的步骤还可以包括在形成所述第三位线导电层之后，在所述第三位线导电层的表面上、所述牺牲导电层的表面上和所述第二衬垫绝缘层的表面上形成覆盖层；以及去除所述牺牲导电层。所述方法还可以包括在去除所述牺牲导电层之后，将绝缘层埋入在所述气隙中。所述方法还可以包括在去除所述牺牲导电层之后，蚀刻从所述气隙露出的所述位线。下面，在“具体实施方式”部分中描述上述及其他特征、方面和实施例。附图说明从结合附图作出的以下详细描述中可以更清楚地理解本专利技术的主题的以上及其他方面、特征和优点，其中图I是示出根据本专利技术的示例性实施例的半导体器件的视图，其中，⑴是半导体器件的透视图，(ii)是沿着(i)中的线X-X’截取的半导体器件的剖视图，(iii)是沿着(i)中的线Y-Y’截取的半导体器件的剖视图；图2本文档来自技高网...

【技术保护点】
一种半导体器件，包括：多个线图案，各个线图案包括形成在各个线图案的第一侧壁处的一侧触点OSC；位线，其埋入在所述半导体器件的下部中并位于相邻的线图案之间；位线接面区域，其形成在各个线图案中，并且经由所述一侧触点与所述位线相连；以及气隙，其形成在所述线图案的第二侧壁和相邻的位线之间。

【技术特征摘要】
2011.04.25 KR 10-2011-00385571.一种半导体器件,包括 多个线图案，各个线图案包括形成在各个线图案的第一侧壁处的一侧触点OSC ； 位线，其埋入在所述半导体器件的下部中并位于相邻的线图案之间； 位线接面区域，其形成在各个线图案中，并且经由所述一侧触点与所述位线相连；以及 气隙，其形成在所述线图案的第二侧壁和相邻的位线之间。2.根据权利要求I所述的半导体器件，其中， 所述线图案包括半导体基板的被蚀刻部分。3.根据权利要求I所述的半导体器件，还包括 衬垫绝缘层，其设置在所述线图案的表面上。4.根据权利要求I所述的半导体器件，其中， 所述位线包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层和掺杂多晶娃层。5.根据权利要求I所述的半导体器件，还包括 绝缘层，其形成为围绕所述气隙。6.根据权利要求I所述的半导体器件，还包括 覆盖层，其设置在所述位线和所述气隙上。7.根据权利要求6所述的半导体器件，其中， 所述覆盖层包括氮化物层。8.一种半导体单元，包括 晶体管，其包括栅极和存储节点接面区域； 位线，其设置为与所述栅极交叉； 位线触点，其将位线接面区域与所述位线相连；以及 气隙，其形成在线图案的侧壁和相邻的位线之间。9.根据权利要求8所述的半导体单元，还包括 存储单元，其与所述存储节点接面区域相连。10.根据权利要求9所述的半导体单元，其中， 所述存储单元包括电容器。11.根据权利要求8所述的半导体单元，其中， 所述栅极是形成在柱图案的至少两侧的竖直栅极，所述柱图案横跨所述线图案。12.根据权利要求8所述的半导体单元，其中， 所述位线包括从下述群组中选出的至少一者所述群组包括钛层、氮化钛层和掺杂多晶娃层。13.根据权利要求8所述的半导体单元，其中， 所述气隙形成在所述位线的侧壁上。14.根据权利要求8所述的半导体单元，还包括 绝缘层，其埋入在所述气隙中。15.—种半导体芯片,包括 核心电路区域；以及 根据权利要求8所述的半导体单元。16.根据权利要求15所述的半导体芯片，其中， 所述核心电路区域包括 行译码器，其选择所述半导体单元阵列的字线； 列译码器，其选择所述半导体单元阵列的位线；以及 读出放大器，其读出存储在由所述行译码器和所述列译码器选出的半导体单元中的数据。17.一种半导体组件，包括 根据权利要求15所述的半导体芯片；以及 外部输入输出I/O线路，其与所述半导体芯片相连。18.根据权利要求17所述的半导体组件，还包括 数据输入缓冲器； 指令地址输入缓冲器；以及 电阻器单元。19.根据权利要求18所述的半导体组件，还包括 内部指令地址总线，其构造为向所述指令地址输入缓冲器发送指令/地址信号。20.—种半导体系统,包括 根据权利要求17所述的半导体组件；...

【专利技术属性】
技术研发人员：朴辰哲，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：