一种联合封装的功率半导体器件制造技术

一种联合封装的功率半导体器件，将翻转的低端MOSFET芯片的顶部源极，电性连接在芯片基座顶面上；第一金属连接板，将高端MOSFET芯片的底部漏极或其翻转后的顶部源极，与低端MOSFET芯片的底部漏极形成电性连接；高端MOSFET芯片上堆叠有第二金属连接板；芯片基座上还设置有控制芯片，其与高端和低端的MOSFET芯片的所述电极之间形成电性连接。本发明专利技术能够将多个芯片立体封装，以减小半导体器件的整体尺寸；并能够在同样大小的封装体内增大芯片的尺寸，来提高半导体器件的产品性能；由于低端MOSFET芯片的顶部源极与芯片基座的顶面连接，可通过封装后外露的芯片基座底面连接地极，并使该外露底面的形状简单且面积最大以帮助散热。

【技术实现步骤摘要】

本专利技术涉及一种功率半导体器件，特别涉及能将多个芯片等元器件联合封装在同一个功率半导体器件中的结构。
技术介绍
目前，典型的功率半导体器件中，通常将MOSFET芯片(金属氧化物半导体场效应管)和控制芯片联合封装在同一个封装体内，以减少外 围器件数量，同时提高电源等的利用效率。对于DM0SFET (双扩散金属氧化物半导体管)芯片来说，如果能将其设置在芯片上表面的源极与引线框架的芯片基座连接，就能使该芯片基座的底面外露作为地极和散热之用。上述封装结构的实现，需要将芯片翻转后安装在芯片基座上，这将面临如下的一些问题例如，如何使引线框架外露的芯片基座具有尽可能大而简单的外形，并使芯片源极与该芯片基座能有最大的连接，以获取更好的散热性能；如何在翻转并安装芯片至芯片基座时，使芯片上表面设置的栅极与所述控制芯片之间具有可靠的电气连接。然而，图I所示的现有一种具体的半导体器件，其是对应图2的电路原理设置的，包含有P型高端MOSFET (HS)、N型低端MOSFET (LS)以及控制芯片，三者在引线框架的同一个平面上安装。那么封装体的安装空间很大程度上限制了所述高端M0SFET、低端MOSFET以及控制芯片的尺寸，这对功率半导体器件的性能提高具有很大的影响。而且，上述平面布置的封装结构中，如低端MOSFET等芯片上表面的电极，通过引线键合直接与其他芯片连接，或由引线连接至引脚后，再与连接至同一引脚的其他芯片或外部元器件连接。因此，该种封装结构很难实现将芯片翻转安装，使其上表面的源极与芯片基座连接，也就无法获得上述外露芯片基座作为地极和帮助散热的效果。
技术实现思路
本专利技术的目的是提供一种联合封装的功率半导体器件，能够将多个半导体芯片立体封装在同一个封装体中，以减小半导体器件的整体尺寸；并能够在同样大小的封装体内增大芯片的尺寸，来有效提高半导体器件的产品性能。进一步使翻转设置的底层芯片的顶部源极能够与芯片基座连接，将该芯片基座的底面最大面积外露后连接地极并帮助散热。为了达到上述目的，本专利技术的技术方案是提供一种联合封装的功率半导体器件，包含分别具有底部漏极、顶部栅极和顶部源极的高端MOSFET芯片和低端MOSFET芯片;引线框架，其设置有芯片基座，以及与芯片基座分隔且无电性连接的若干引脚；所述低端MOSFET芯片翻转粘接在所述芯片基座上，使其顶部源极与所述芯片基座的顶面形成电性连接；该顶部源极，还通过与所述芯片基座封装后外露的底面电极电性连接，并进行散热；第一金属连接板，堆叠粘接在所述低端MOSFET芯片的底部漏极上；所述高端MOSFET芯片直接堆叠或翻转后堆叠粘接在所述第一金属连接板上，使高端MOSFET芯片的底部漏极或者翻转后的顶部源极，通过所述第一金属连接板与所述低端MOSFET芯片的底部漏极形成电性连接；第二金属连接板,堆叠粘接并电性连接在所述高端MOSFET芯片的顶部源极,或翻转后的所述底部漏极上；控制芯片，也设置在所述芯片基座上，其设置的若干电极，分别与所述若干引脚之间，以及与所述高端和低端的MOSFET芯片的所述电极之间，对应形成电性连接。 一种优选实施例中，所述若干引脚包含低端栅极引脚，其设置有引出部分及内联部分；对应所述内联部分的位置，在所述芯片基座上开设有一相匹配的缺口，使所述低端栅极引脚在该缺口内，与所述芯片基座之间形成相互分离的对应设置；翻转设置的所述低端MOSFET芯片，其顶部栅极粘接在所述内联部分上，与所述低端栅极引脚形成电性连接。所述低端栅极引脚的内联部分，由底面向上设置有一半腐蚀区；所述半腐蚀区在封装时被塑封材料填充。在与所述内联部分相对应的芯片基座侧边，由底面向上也设置有半腐蚀区；所述半腐蚀区，其宽度与所述内联部分的宽度相匹配，并在封装时被塑封材料填充。所述控制芯片通过连接引线键合，形成与所述低端栅极引脚的引出部分的电性连接。另一种优选实施例中，所述联合封装的功率半导体器件还包含第二中间联结件；翻转安装的所述低端MOSFET芯片，其顶部栅极与所述第二中间联结件的导电的上表面对应粘接并形成电性连接；所述第二中间联结件，其下表面粘接在所述芯片基座上，并与所述芯片基座相绝缘。所述低端MOSFET芯片，其顶部源极通过加厚的导电粘接胶，电性连接在所述芯片基座上；该加厚的导电粘接胶的厚度，与所述芯片基座上设置第二中间联结件及其上下方的粘接胶后的厚度相匹配。该实施例的一种改进结构中，对应所述低端MOSFET芯片的顶部栅极位置，在所述芯片基座的顶面上形成有第二凹槽；所述第二中间联结件，对应粘接在相匹配的所述第二凹槽内，并在其周边与所述芯片基座分离且相绝缘。所述第二中间联结件是一导电金属片，其下表面通过绝缘的粘接胶，固定贴附在所述芯片基座上或所述第二凹槽内。或者，所述第二中间联结件设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述芯片基座上或所述第二凹槽内。所述控制芯片与所述第二中间联结件的上表面电性连接，以形成其与翻转安装的所述低端MOSFET芯片的顶部栅极的电性连接。还有一种优选实施例中，所述控制芯片，其底面绝缘粘接在所述芯片基座上；翻转安装的所述低端MOSFET芯片，覆盖在所述控制芯片顶面的一部分；所述被覆盖顶面上的其中一些电极，与所述低端MOSFET芯片的顶部栅极和一部分顶部源极直接粘接，形成电性连接。所述低端MOSFET芯片的其余顶部源极，通过加厚的导电粘接胶，电性连接在所述芯片基座上；该加厚的导电粘接胶的厚度，与所述芯片基座上设置控制芯片及其上下方的粘接胶后的厚度相匹配。该实施例的一种改进结构中，所述芯片基座的顶面形成有芯片凹槽； 所述控制芯片对应粘接在相匹配的所述芯片凹槽内，并在其周边与所述芯片基座相分离且相绝缘。另外，所述联合封装的功率半导体器件，还包含第一中间联结件；翻转安装的所述高端MOSFET芯片，其顶部栅极与所述第一中间联结件的导电的上表面对应粘接并形成电性连接；所述第一中间联结件，其下表面粘接在所述第一金属连接板上，并与所述第一金属连接板相绝缘。所述高端MOSFET芯片，其顶部源极通过加厚的导电粘接胶，电性连接在所述第一金属连接板上；该加厚的导电粘接胶的厚度，与所述第一金属连接板上设置第一中间联结件及其上下方的粘接胶后的厚度相匹配。该实施例的一种改进结构中，对应所述高端MOSFET芯片的顶部栅极位置，在所述第一金属连接板的顶面上形成有第一凹槽；所述第一中间联结件，对应粘接在相匹配的所述第一凹槽内，并在其周边与所述第一金属连接板分离且相绝缘。所述第一中间联结件是一导电金属片，其下表面通过绝缘的粘接胶，固定贴附在所述第一金属连接板上或所述第一凹槽内。或者，所述第一中间联结件设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述第一金属连接板上或所述第一凹槽内。所述控制芯片与所述第一中间联结件的上表面电性连接，以形成其与翻转安装的所述高端MOSFET芯片的顶部栅极的电性连接。所述高端MOSFET芯片的顶部源极及顶部栅极，或者翻转安装的所述高端MOSFET芯片的底部漏极，分别与所述控制芯片通过连接引线键合形成电性连接。所述若干引脚包含开关引脚，其与所述第一金属连接板电性连接；所述控制芯片，与所述开本文档来自技高网...

【技术保护点】
一种联合封装的功率半导体器件，其特征在于，包含：分别具有底部漏极、顶部栅极和顶部源极的高端MOSFET芯片(30)和低端MOSFET芯片(20)；引线框架，其设置有芯片基座(100)，以及与芯片基座(100)分隔且无电性连接的若干引脚；所述低端MOSFET芯片(20)翻转粘接在所述芯片基座(100)上，使其顶部源极(22)与所述芯片基座(100)的顶面形成电性连接；该顶部源极(22)，还通过与所述芯片基座(100)封装后外露的底面电极电性连接，并进行散热；第一金属连接板(51)，堆叠粘接在所述低端MOSFET芯片(20)的底部漏极(23)上；所述高端MOSFET芯片(30)直接堆叠或翻转后堆叠粘接在所述第一金属连接板(51)上，使高端MOSFET芯片(30)的底部漏极(33)或者翻转后的顶部源极(32)，通过所述第一金属连接板(51)与所述低端MOSFET芯片(20)的底部漏极(23)形成电性连接；第二金属连接板(52)，堆叠粘接并电性连接在所述高端MOSFET芯片(30)的顶部源极(32)，或翻转后的所述底部漏极(33)上；控制芯片(40)，也设置在所述芯片基座(100)上，其设置的若干电极，分别与所述若干引脚之间，以及与所述高端和低端的MOSFET芯片的所述电极之间，对应形成电性连接。...

【技术特征摘要】
1.一种联合封装的功率半导体器件，其特征在于，包含 分别具有底部漏极、顶部栅极和顶部源极的高端MOSFET芯片(30)和低端MOSFET芯片(20)； 引线框架，其设置有芯片基座(100)，以及与芯片基座(100)分隔且无电性连接的若干引脚； 所述低端MOSFET芯片(20)翻转粘接在所述芯片基座(100)上，使其顶部源极(22)与所述芯片基座(100)的顶面形成电性连接；该顶部源极(22)，还通过与所述芯片基座(100)封装后外露的底面电极电性连接，并进行散热；· 第一金属连接板(51)，堆叠粘接在所述低端MOSFET芯片(20)的底部漏极(23)上； 所述高端MOSFET芯片(30)直接堆叠或翻转后堆叠粘接在所述第一金属连接板(51)上，使高端MOSFET芯片(30)的底部漏极(33)或者翻转后的顶部源极(32)，通过所述第一金属连接板(51)与所述低端MOSFET芯片(20)的底部漏极(23)形成电性连接； 第二金属连接板(52)，堆叠粘接并电性连接在所述高端MOSFET芯片(30)的顶部源极(32)，或翻转后的所述底部漏极(33)上； 控制芯片(40)，也设置在所述芯片基座(100)上，其设置的若干电极，分别与所述若干引脚之间，以及与所述高端和低端的MOSFET芯片的所述电极之间，对应形成电性连接。2.如权利要求I所述的联合封装的功率半导体器件，其特征在于，所述若干引脚包含低端栅极引脚(71)，其设置有引出部分(712)及内联部分(711)； 对应所述内联部分(711)的位置，在所述芯片基座(100)上开设有一相匹配的缺口(101)，使所述低端栅极引脚(71)在该缺口(101)内，与所述芯片基座(100)之间形成相互分尚的对应设置； 翻转设置的所述低端MOSFET芯片(20)，其顶部栅极(21)粘接在所述内联部分(711)上，与所述低端栅极引脚(71)形成电性连接。3.如权利要求2所述的联合封装的功率半导体器件，其特征在于，所述低端栅极引脚(71)的内联部分(711)，由底面向上设置有一半腐蚀区(713);所述半腐蚀区(713)在封装时被塑封材料填充。4.如权利要求3所述的联合封装的功率半导体器件，其特征在于，在与所述内联部分(711)相对应的芯片基座(100)侧边，由底面向上也设置有半腐蚀区(104);所述半腐蚀区(104)，其宽度与所述内联部分(711)的宽度相匹配，并在封装时被塑封材料填充。5.如权利要求2所述的联合封装的功率半导体器件，其特征在于，所述控制芯片(40)通过连接引线(80)键合，形成与所述低端栅极引脚(71)的引出部分(712)的电性连接。6.如权利要求I所述的联合封装的功率半导体器件，其特征在于，还包含第二中间联结件(62)； 翻转安装的所述低端MOSFET芯片(20)，其顶部栅极(21)与所述第二中间联结件(62)的导电的上表面对应粘接并形成电性连接； 所述第二中间联结件(62)，其下表面粘接在所述芯片基座(100)上，并与所述芯片基座(100)相绝缘。7.如权利要求6所述的联合封装的功率半导体器件，其特征在于，所述低端MOSFET芯片(20)，其顶部源极(22)通过加厚的导电粘接胶(91)，电性连接在所述芯片基座(100)上； 该加厚的导电粘接胶(91)的厚度，与所述芯片基座(100)上设置第二中间联结件(62)及其上下方的粘接胶后的厚度相匹配。8.如权利要求6所述的联合封装的功率半导体器件，其特征在于，对应所述低端MOSFET芯片(20)的顶部栅极(21)位置，在所述芯片基座(100)的顶面上形成有第二凹槽(102)； 所述第二中间联结件(62)，对应粘接在相匹配的所述第二凹槽(102)内，并在其周边与所述芯片基座(100)分离且相绝缘。9.如权利要求6或7或8所述的联合封装的功率半导体器件，其特征在于，所述第二中 间联结件￠2)是一导电金属片，其下表面通过绝缘的粘接胶(92)，固定贴附在所述芯片基座(100)上或所述第二凹槽(102)内。10.如权利要求6或7或8所述的联合封装的功率半导体器件，其特征在于，所述第二中间联结件￠2)设置有导电的金属上层和绝缘体下层；所述绝缘体下层的底面通过导电或不导电的粘接胶，固定贴附在所述芯片基座(100)上或所述第二凹槽(102)内。11.如权利要求6或7或8所述的联合封装的功率半导体器件，其特...

【专利技术属性】
技术研发人员：何约瑟，哈姆扎·依玛兹，薛彦迅，鲁军，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：