半导体器件的金属布线及半导体器件的金属布线形成方法技术

本发明专利技术的一个实施例所提供的半导体器件的金属布线，包含数字隔离区域、第一下部金属、第一上部金属、层叠在第一下部金属与第一上部金属之间的多个层间绝缘膜，每一个层间绝缘膜包含至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。

【技术实现步骤摘要】

本专利技术涉及一种使用数字隔离器的。
技术介绍
对半导体器件进行金属布线时，在接通5千伏以上的高电压的区域，为了绝缘而在下部金属和上部金属之间形成利用非常厚的氧化膜的数字隔离区域。这种利用氧化膜的数字隔离区域有时与一般的低电压器件混合而形成。一般的低电压半导体器件的金属布线通过在适当厚度的层间绝缘膜上反复使用金属和过孔(via)而形成。用于低电压的层间绝缘膜的厚度相比于前述的数字隔离器厚度薄很多。并且，过孔中埋入金属物质而形成接触插塞。接触插塞布置在各个金属之间，通过多个金属和布置在多个金属之间的接触插塞形成半导体器件的金属布线。为此，现有的半导体器件的金属布线需要进行用于形成各个金属的金属形成工艺和用于形成各个接触插塞的过孔形成工艺。但是，由于前述的数字隔离器所使用的物质的氧化膜厚度与用于低电压的层间绝缘膜的厚度差较大，因此当通过现有的半导体器件的金属布线同时制作数字隔离器和低电压器件时，如果基于现有的方法，会存在形成多个金属和多个接触插塞所需的工艺数变多，随之工艺费用增加、工艺效率降低的问题。例如，与在数字隔离器中所使用的氧化膜厚度为17 μ m相比，用在低电压器件的形成在上部金属层与下部金属层之间的层间绝缘膜为Iym左右。并且，低电压器件最少需要4个金属布线层以形成金属布线。因此，为了形成4个金属布线，形成有3个层间绝缘膜。在此，即使形成4个金属布线和3个层间绝缘膜，其总厚度不过约4?5 μ m。也就是说，与数字隔离器的厚度相比，产生约12?13μπι的厚度差。为了给低电压器件的最终金属层施加电信号，需要增设焊盘，此时需要进行与形成在最终金属层上的绝缘膜的厚度相应的蚀刻工艺。对12?13 μ m的厚度进行一次性蚀刻将存在工艺费用增加、工艺时间变长而导致工艺效率降低的问题。并且，在平坦的绝缘膜上形成金属图案和层间绝缘膜的情况下，由于金属图案的弯曲，导致层间绝缘膜也会发生弯曲。为了去除这种弯曲的面，进行使沉积的层间绝缘膜平坦化的工艺(CMP:化学机械抛光)。但是，即使进行平坦化工艺，层间绝缘膜的弯曲也无法全部去除。其理由在于，根据金属图案的密度，在金属图案密度高的区域比低的区域发生的蚀刻相应减少。因此，相对于有金属图案的区域而言，在没有金属图案的区域上整体高度产生差异。即，发生阶梯差的问题，层间绝缘膜和金属层越多，阶梯差越严重。然而，在存在这种问题的状态下应用数字隔离器时，会产生更多的阶梯差，因此需要解决这种问题。
技术实现思路
本专利技术的目的在于提供一种能够提高半导体器件的金属布线工艺效率的半导体器件的金属布线和半导体器件的金属布线形成方法。为了达到上述目的，本专利技术的一个实施例的半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含:数字隔离区域；与所述半导体器件电连接的第一下部金属；与外部电源电连接的第一上部金属；多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互交错地接触。在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞可以与另一侧层间绝缘膜的接触插塞相互垂直地接触。并且，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞可以贯通所述蚀刻停止层。所述层间绝缘膜可以是氧化膜。所述层间绝缘膜可以通过拉伸膜和压缩膜交替沉积η次(η为自然数)而形成。所述层间绝缘膜可以在最上部布置所述压缩膜。在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。所述接触插塞可由钨或铜制造。所述接触插塞具有金属布线和接触插塞功能,各接触插塞可以由同一个物质构成。所述数字隔离区域可以是高电压施加区域。并且，可以进一步包含分别形成在所述数字隔离区域的上部和下部的第二上部金属和第二下部金属。所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m0每一个层间绝缘膜的厚度可以为I?5 μ m。所述数字隔离区域的层间绝缘膜可在形成所述第一上部金属和所述第一下部金属之间的层间绝缘膜的同一个工艺中形成。并且，本专利技术的另一个实施例的半导体器件的金属布线，其特征在于，包含:数字隔离器元件；虚拟图案，该虚拟图案包围所述数字隔离器元件，所述虚拟图案包含第一下部金属和第一上部金属、在所述第一下部金属与所述第一上部金属之间层叠的多个层间绝缘膜、形成在所述多个层间绝缘膜的接触插塞，在相邻的两个层间绝缘膜中一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相接触。所述数字隔离器元件可包含数字隔离区域。所述数字隔离区域在上部和下部可分别形成第二上部金属和第二下部金属。所述第二上部金属和所述第二下部金属可分别对应于所述第一上部金属和所述第一下部金属。所述第二上部金属和所述第二下部金属之间可形成层间绝缘膜和蚀刻停止层。在所述数字隔离区域中，所述层间绝缘膜和所述蚀刻停止层的总厚度之和可以为15 ?40 μ m。每一个层间绝缘膜的厚度可以为I?5 μ m。如上所述，根据本专利技术的各种实施例，可以提高半导体器件的金属布线工艺效率。【附图说明】图1为示出本专利技术的一个实施例的半导体器件的金属布线的概略剖视图。图2至图8为示出图1的半导体器件的A区域的金属布线形成方法的概略剖视图。图9至图11为概略示出本专利技术的多种实施例的沟道式过孔排列形态的剖视图。图12至图14为示出本专利技术的多种实施例的半导体器件的金属布线形态的概略剖视图。【具体实施方式】本专利技术将通过参照附图详细说明本专利技术的优选实施例而变得更加清楚。这里所描述的实施例是为了有助于理解专利技术而示出的示例性实施例，但应该知道，本专利技术可进行与在此说明的实施例不同的多种变更后实施。并且，为了有助于理解专利技术，附图并没有以实际比例示出，一些构成要素的尺寸可能被放大示出。图1为示出本专利技术的一个实施例的半导体器件的金属布线的概略剖视图。参照图1，半导体器件d的金属布线10包括下部金属100a、上部金属200a、层间绝缘膜300以及蚀刻停止层400。半导体器件d是利用半导体的导电特性的固体器件，可根据在电路中的作用而分类为二极管、晶体管、集成电路、阻抗、线圈、电容器、开关等。半导体器件d形成在基板s上，为了半导体器件d之间的绝缘而覆盖由氧化膜构成的绝缘膜i。金属布线10用于向形成在基板s上的半导体器件d施加电压。图1中由A部分和B部分区分低电压施加区域和高电压施加区域。具体来讲，A部分为低电压施加区域，B部分为高电压施加区域。由设计上的原因或其他不同的重要原因，半导体上可能存在施加高电压的区域。高电压施加区域B上形成有数字隔离器元件本文档来自技高网...

【技术保护点】
一种半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含：数字隔离区域；与所述半导体器件电连接的第一下部金属；与外部电源电连接的第一上部金属；多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞，布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触，布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。

【技术特征摘要】
2012.08.01 KR 10-2012-00845201.一种半导体器件的金属布线，用于对相邻地布置有低电压施加区域和高电压施加区域的半导体器件施加电压，其特征在于包含: 数字隔离区域； 与所述半导体器件电连接的第一下部金属； 与外部电源电连接的第一上部金属； 多个层间绝缘膜，该多个层间绝缘膜层叠在所述第一下部金属与所述第一上部金属之间，每一个层间绝缘膜包含用于电连接所述第一下部金属和所述第一上部金属的至少一个接触插塞， 布置在最下侧的层间绝缘膜的接触插塞与所述第一下部金属接触， 布置在最上侧的层间绝缘膜的接触插塞与所述第一上部金属接触， 在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互接触。2.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互交错地接触。3.根据权利要求2所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞与另一侧层间绝缘膜的接触插塞相互垂直地接触。4.根据权利要求1所述的半导体器件的金属布线，其特征在于，进一步包含形成在相邻的两个层间绝缘膜之间的蚀刻停止层，所述接触插塞贯通所述蚀刻停止层。5.根据权利要求·1所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜是氧化膜。6.根据权利要求5所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜通过拉伸膜和压缩膜交替沉积η次而形成，其中η为自然数。7.根据权利要求6所述的半导体器件的金属布线，其特征在于，所述层间绝缘膜在最上部布置所述压缩膜。8.根据权利要求1所述的半导体器件的金属布线，其特征在于，在相邻的两个层间绝缘膜中，一侧层间绝缘膜的接触插塞的宽度与另一侧层间绝缘膜的接触插塞的宽度相同。9.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞由钨或铜制造。10.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述接触插塞具有金属布线和接触插塞的功能，各接触插塞由同一个物质构成。11.根据权利要求1所述的半导体器件的金属布线，其特征在于，所述数字隔离...

【专利技术属性】
技术研发人员：金官洙，金是范，郑钟烈，姜良范，李泰钟，申讲燮，
申请(专利权)人：美格纳半导体有限公司，
类型：发明
国别省市：