一种非易失性内存及其操作方法、制作方法技术

本发明专利技术揭露一种具有间断式隔离结构及SONOS内存胞元的非易失性内存及其操作方法、制作方法，其于具有一数组区域的一半导体基板上，使每一条隔离结构具有多个空隙而形成间断式的隔离结构，以使源极线可布植于所述空隙的半导体基板中。藉此，由于源极线不被隔离结构中断，非连接元及线的位障插栓数量将可大幅减少，进而节省了非易失性内存内位障插栓会占用的空间。

【技术实现步骤摘要】

本专利技术是关于一种非易失性内存，更特别的是关于一种具有间断式隔离结构及 SONOS内存胞元的非易失性内存及所述非易失性内存的操作方法、制作方法。
技术介绍
随着半导体集成电路制造技术的发展，非易失性内存中所含的记忆胞元数量不断 增加，组件的尺寸亦因积集度的提高而不断地缩小。然而，无论组件的尺寸缩到多小，在非易失性内存中的各个记忆胞元之间仍需要 作适当的绝缘或隔离，以确保记忆胞元工作时的稳定性及达到发挥良好的存储特性。图1为现有非易失性内存数组俯视图。图1显示部分非易失性内存数组，所述内 存数组中具有作为SONOS记忆胞元的多个栅极结构102，所述栅极结构102由控制闸102d 连接成横向排列的字符线。与一栅极结构102相邻有平行于字符线的一漏极区106及一源 极区104。如图1所示，相邻二字符线间的源极区104上具有一源极线接触窗122，源极线 接触窗122内会填充位障插栓并于上方透过一源极线(图未示)连接在一起，进而使被隔 离结构110隔开的源极区104能电连接成一条条的源极线。漏极区106上则具有位线接触 窗124,位线接触窗124内会填充位障插栓并于上方透过一位线(图未示)连接在一起，进 而使被隔离结构110隔开的漏极区106能于上方连接成一条条的位线。然而，由于所述接触窗122、124及位障插栓的设置，对于微缩组件尺寸的目标来 说会造成工艺上的困难及降低产品的良率。
技术实现思路
本专利技术之一目的在于精简化非易失性内存内的空间安排，进而有助于内存的微缩。为达上述目的及其他目的，本专利技术提出一种具有间断式隔离结构及SONOS内存胞 元的非易失性内存，所述非易失性内存包含:一半导体基板，所述具有一数组区域，该数组 区域包含多条隔离结构，隔离结构彼此平行且每一条隔离结构具有切断该条隔离结构的多 个空隙，所述空隙在垂直于隔离结构的方向上形成露出该半导体基板的多条通道；多条源 极线，垂直于所述隔离结构的排列方向，所述源极线位于该半导体基板的所述通道中；多个 SONOS内存胞元，位于相邻二隔离结构间的所述半导体基板上；及多个漏极区，位于相邻二 隔离结构间的所述半导体基板中，其中，每一 SONOS内存胞元的漏极区及所连接的源极线 位于平行于所述源极线的字符线的不同侧的所述半导体基板中。于一实施例中，该隔离结构为一浅沟槽隔离结构。于一实施例中，该半导体基板中，该源极线每经过2条间断式的隔离结构连接有 一源极线接触窗。于一实施例中，该半导体基板中，该源极线每经过64条间断式的隔离结构连接有 一源极线接触窗。此外，所述的隔离结构及相邻二隔离结构间于该半导体基板中的区域，在平行于字符线的方向上可具有0.16 的宽度。进一步地，所述的源极线于垂直字符线的 方向上具有的宽度，及该半导体基板上每一源极线与字符线间的距离，为0.1y m。[0011 ] 于一实施例中，所述的源极线材质为娃化钴、娃化镍及娃化钛三者的其中之一。于一实施例中，于该半导体基板中，每隔两条间断式的隔离结构具有一条未被切 断的完整的隔离结构，且相邻于所述两条被切断的隔离结构间的漏极区与源极线交会处具 有一源极线接触窗。此外，具有所述源极线接触窗的平行于所述隔离结构的一直行亦可同 为间断式的隔离结构，该直行与相邻的隔离结构形成较大区块的隔离结构区域。本专利技术同时提出一种前述的非易失性内存的操作方法，其包含:一编程步骤，对欲 编程的SONOS内存胞元的源极区及漏极区的其一、以及对栅极皆施加正电压；一抹除步骤， 对欲抹除的SONOS内存胞元的源极区及漏极区的其一施加正电压，以及对欲抹除的SONOS 内存胞元的栅极施加负电压；及一读取步骤，对欲读取的SONOS内存胞元的漏极区及源极 区的其一、以及对栅极皆施加正电压。为达上述目的及其他目的，本专利技术同时提出一种具有间断式隔离结构及SONOS内 存胞元的非易失性内存的制作方法，包含以下步骤:于一半导体基板中形成多条间断式的 隔离结构，其中，每一条隔离结构具有切断所述条隔离结构的多个空隙，所述的空隙在垂直 于隔离结构的方向上形成露出所述半导体基板的多条通道；进行源极离子布植工艺，以于 所述半导体基板的所述通道中形成多条源极线；于所述半导体基板上形成ONO结构；沉积 控制闸及图案化所述控制闸以形成多条字符线；及形成源极线接触窗。藉此，本专利技术藉由形成隔离结构时的特殊配置，预先将半导体基板上的源极线会 经过的通道处不形成所述隔离结构，使得本专利技术的非易失性内存不需如习知技术般需要大 量的源极线接触窗来将被隔离结构隔开的源极区电性连接成一条条的源极线。另一方面，整条的隔离结构虽可留到后续工艺再进行挖除，然而，预先形成好间断 式的隔离结构可免除后续工艺上需对位于源极线区域上的隔离结构进行的挖除步骤。前述 的隔离结构挖除步骤若未挖除干净时，因未挖除干净的隔离结构会阻碍布植区的形成，如 此将使源极区的阻值加大，进而导致整个作用区失效。因此，本专利技术的间断式隔离结构不但可精简化工艺更可避免内存胞元因隔离结构 未挖除干净而失效的风险。【附图说明】图1为现有非易失性内存数组的俯视图。图2为本专利技术一实施例中具有间断式隔离结构及SONOS内存胞元的非易失性内存 的俯视图。图3-图7为本专利技术一实施例在不同工艺步骤下具有间断式隔离结构及SONOS内 存胞元的非易失性内存的立体剖面图。图8为本专利技术的隔离结构与源极线接触窗间的配置关系的第一示例图。图9为本专利技术的隔离结构与源极线接触窗间的配置关系的第二示例图。图10为本专利技术的隔离结构与源极线接触窗间的配置关系的第三示例图。附图标号:102 栅极结构102d控制闸104源极区106漏极区110隔离结构122源极线接触窗124位线接触窗200半导体基板202栅极结构202a穿隧氧化层202b氮化硅层202c氧化硅层202d控制栅极204源极区206漏极区210隔离结构`210a空隙224位线接触窗226源极线接触窗L直行UC单一胞元WL字符线SL源极线【具体实施方式】为充分了解本专利技术的目的、特征及功效，兹藉由下述具体的实施例，并配合所附图式，对本专利技术做一详细说明，说明如下:本专利技术将原本于半导体基板上形成的隔离结构予以间断化，间断所述隔离结构的空隙即可于垂直于隔离结构的方向上形成一整条的源极区，以免去对应每一栅极结构就需要一源极线接触窗的缺点。首先，请参阅图2，本专利技术一实施例中具有间断式隔离结构及SONOS内存胞元的非易失性内存俯视图。图2显示部分的非易失性内存数组，该内存数组中具有作为SONOS记忆胞元的多个栅极结构202，所述栅极结构202由控制栅极202d连接成横向排列的字符线。 一栅极结构202相邻有平行于字符线的一漏极区206及一源极区204。本专利技术的隔离结构 210为间断式的。如图2所示，于现有技术中被隔开的源极区104之间已无隔离结构210的存在，亦即，于源极区布植时将可布植出一整条的源极区，免去了源极线接触窗及其对应的位障插栓的制作步骤，进而精简化非易失性内存内的空间安排。在本专利技术实施例中的结构下，即可于每隔一预定数量的SONOS内存胞元，才需设置一用来与外部电性连接的源极区接触窗及其对应的位障插栓，大幅精简了组件内的空间安排，进而有助于内存的微缩。举例来说，至少可间隔两个SO本文档来自技高网...

【技术保护点】
一种具有间断式隔离结构及SONOS内存胞元的非易失性内存，其特征在于，所述的非易失性内存包含：一半导体基板，具有一数组区域，所述数组区域包含多条隔离结构，所述的多条隔离结构彼此平行且每一条隔离结构具有切断所述条隔离结构的多个空隙，所述的空隙在垂直于隔离结构的方向上形成露出所述半导体基板的多条通道；多条源极线，垂直于所述隔离结构的排列方向，所述的源极线位于所述半导体基板的所述通道中；多个SONOS内存胞元，位于相邻二隔离结构间的所述半导体基板上；及多个漏极区，位于相邻二隔离结构间的所述半导体基板中，其中，每一SONOS内存胞元的漏极区及所连接的源极线位于平行于所述源极线的字符线的不同侧的所述半导体基板中。

【技术特征摘要】
1.一种具有间断式隔离结构及SONOS内存胞元的非易失性内存，其特征在于，所述的非易失性内存包含:一半导体基板，具有一数组区域，所述数组区域包含多条隔离结构，所述的多条隔离结构彼此平行且每一条隔离结构具有切断所述条隔离结构的多个空隙，所述的空隙在垂直于隔离结构的方向上形成露出所述半导体基板的多条通道；多条源极线，垂直于所述隔离结构的排列方向，所述的源极线位于所述半导体基板的所述通道中；多个SONOS内存胞元，位于相邻二隔离结构间的所述半导体基板上 '及多个漏极区，位于相邻二隔离结构间的所述半导体基板中，其中，每一 SONOS内存胞元的漏极区及所连接的源极线位于平行于所述源极线的字符线的不同侧的所述半导体基板中。2.如权利要求1所述的非易失性内存，其特征在于，所述隔离结构为一浅沟槽隔离结构。3.如权利要求1所述的非易失性内存，其特征在于，所述半导体基板中，所述源极线每经过2条间断式的隔离结构连接有一源极线接触窗。4.如权利要求1所述的非易失性内存，其特征在于，所述半导体基板中，所述源极线每经过64条间断式的隔离结构连接有一源极线接触窗。5.如权利要求4所述的 非易失性内存，其特征在于，所述隔离结构及相邻二隔离结构间于所述半导体基板中的区域，在平行于字符线的方向上具有0.16 的宽度。6.如权利要求5所述的非易失性内存，其特征在于，所述源极线于垂直字符线的方向上具有的宽度，及于所述半导体基板上的每一源极线与字符线间的距离，为0.1y m。7.如权利要求1所述的非易失性内存，其特征在于，于所述半导体基板中，每隔两条间断式的隔离结构具有一条未被切断的完整的隔离结构，且相邻于所述两条被切断的隔离结构间的漏极区与源极线交会处具有一源极线接触窗。8.如权利要求7所述的非易失性内...

【专利技术属性】
技术研发人员：赤荻隆男，吴怡德，陈宜秀，
申请(专利权)人：宜扬科技股份有限公司，
类型：发明
国别省市：