本发明专利技术公开了一种半导体装置及其加速抹除验证程序的方法，其是将一抹除验证修正单元连接于半导体装置中已毁损的位线与一页缓冲器之间，通过对已毁损位线的特别线路安排，使得在抹除验证程序进行时，抹除验证修正单元中的接地开关可将已毁损的位线连接至一接地电压，使得该页缓冲器可接收到该接地电压进而认为该已毁损位线已通过抹除验证，进而大幅节省了现有技术下所耗用的重复验证时间。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置，更特别的是关于一种可加速抹除验证程序的半导体>J-U装直。
技术介绍
在闪存装置中，验证操作是必要的，以确认电荷是通过程序化操作而适当地射入至内存单元中。如果验证操作发生失败，则会重复地进行程序化操作及验证操作，直到验证操作的结果成功或满足特殊条件(例如:重复100次仍失败时)为止。在抹除操作中，验证操作类似地进行以确认从内存单元适当地移除电荷。抹除验证通常是先对位线预充电至一电压位准，被抹除的存储单元则会对位线放电，连接至位线底端的页缓冲器则会验证位线的放电与否。若所选择的被抹除存储单元连接的位线皆被放电完成，则页缓冲器会输出验证通过的信号。然而，一旦内存单元中因工艺上的缺陷或其它失败造成位线毁损断连时，虽然位线已毁损的存储单元会被冗余(redundancy)存储单元取代,但抹除验证指令ERV却仍是会对毁损的位线进行验证程序，并经过一定时间的重复失败后才会停止验证程序，因而导致了过长的抹除验证时间。
技术实现思路
本专利技术的一目的在于可略过毁损位线进而减少抹除验证时间。为达上述目的及其它目的，本专利技术提出一种可解决毁损位线验证问题的半导体装置，其包含一页缓冲器及内含多条位线的一存储单元阵列，该等位线接收一抹除验证指令，更包含:一抹除验证修正单元，连接于该等位线与该页缓冲器之间，该抹除验证修正单元具有对应地连接该等位线的多个接地开关，该等接地开关被设定为在接收该抹除验证指令时始使该等位线中已毁损的位线连接至接地电压。为达上述目的及其它目的，本专利技术又提出一种解决毁损位线验证问题的半导体装置的抹除验证程序的方法，该半导体装置包含一页缓冲器及内含多条位线的一存储单元阵列，该方法包含:取得该存储单元阵列中已毁损的位线的地址；将一抹除验证修正单元连接于该等位线与该页缓冲器之间，并使该抹除验证修正单元中的多个接地开关对应地连接该等位线；及根据已毁损位线的该地址，设定该等接地开关，以于该抹除验证修正单元接收到一抹除验证指令时，使连接至已毁损的位线的接地开关连接至接地电压。在一实施例中，该等接地开关被设定为在接收该抹除验证指令时，其余未毁损的位线亦连接至该接地电压。在一实施例中，在该抹除验证修正单元接收到该抹除验证指令时,使连接至其余位线的接地开关亦连接至接地电压。藉此，本专利技术通过对已毁损位线的特别线路安排，使得在抹除验证程序进行时，抹除验证修正单元即可同时输出一预定电压信号至页缓冲器中，使得该页缓冲器会认为该已毁损位线已通过抹除验证，进而可避免毁损位线所导致的验证失败及过长的抹除验证时间。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，并不构成对本专利技术的限定。在附图中:图1为本专利技术实施例中的半导体装置的NAND闪存装置的电路方块图。图2为本专利技术实施例中加速半导体装置的NAND闪存装置的抹除验证程序的方法流程图。附图标号:100存储单元阵列200页缓冲器300抹除验证修正单元400NAND 串BA毁损区域BLO 2 位线ERV抹除验 证指令MC内存单元SSL串选择线GSL地选择线GSff接地开关STl串选择晶体管ST2地选择晶体管SI S3 步骤WLO 3 字符线具体实施例方式为充分了解本专利技术的目的、特征及功效，兹通过下述具体的实施例，并配合所附的图式，对本专利技术做一详细说明，说明如后。首先请参阅图1，为本专利技术实施例中的半导体装置中的NAND闪存装置在抹除验证状态时的电路方块图。本专利技术以NAND闪存装置作为示例，其他种类的半导体装置，如:晶体管等半导体装置，皆可适用本专利技术实施例提出的装置结构或方法。图1的存储单元阵列100是以三个NAND串为示例，在此示例中，每一 NAND串400包括一串选择晶体管ST1、一地选择晶体管ST2、及三个内存单元MC。该存储单元阵列100包含串接于一位线(BLO、BLl或BL2)及一地选择线GSL(ground select line)之间的多个存储单元MC。其中，与位线(BL0、BL1或BL2)、串选择晶体管STl及地选择晶体管ST2相串接的存储单元MC被称为一 NAND串400。该串选择晶体管STl及该地选择晶体管ST2用以选定用来进行操作的存储单元MC，而串选择晶体管STl 的导通(turn on)或关闭(turn off)则由一串选择线 SSL (string select line)的状态所决定。该串选择晶体管STl被选择性地切换以耦合相关的存储单元串及位线。该地选择晶体管ST2则被选择性地切换来控制每一 NAND串400与一共源线(common sourceline,图未示)之间的电连接。存储单元阵列100可包含多个串联在一起且通过SSL/GSL选择线来选择的存储单元MC。抹除程序会对所选择的存储单元MC进行抹除而使其为负电压。因此，只要存储单元串的电压够低(例如:接地电压)，所选择的位线就可通过所选择的存储单元串来放电。如图1所示，一条位线与一NAND串400是组成存储单元阵列100的一行(column)。字符线(WL0、WL1、&WL2)则为该存储单元阵列100的列(row)。每一字符线连接每一列中的每一内存单元MC的控制栅极。当存储单元阵列100中的NAND串400所连接的位线毁损时，如图1所示的毁损区域BA，抹除指令虽使每一串NAND串400连接至接地电压，然而，位线毁损的NAND串将无法对位线上具有的电压进行放电，进而无法将位线放电至接地电压，该页缓冲器200即以位线是否被放电来判断抹除验证是否通过。如此，在现有技术下，页缓冲器200将无法送出ERV的通过(pass)信号(即该缓冲器200已收到NAND串的接地电压信号)，验证程序即会在毁损的位线反复地进行验证。基于此，本专利技术在实施例中更增加一抹除验证修正单元300，其为一硬件区块，内包含有多个接地开关GSW，该等接地开关作用如一逻辑栅。由于内存阵列中的每一行在制作完成时皆会进行内存单元中行的功能测试，并在内存单元中的行发生错误或毁损时以冗余存储单元中的行取代，毁损的内存单元中的行的地址因而可被轻易取得。因此，本实施例即以制作完成时所取得的错误或内存单元毁损行的地址为基础，进行抹除验证的修正。该抹除验证修正单元300连接于该等位线(BL0、BL1、BL2)与该页缓冲器200之间，且每一位线系对应地连接一接地开关GSW。该等接地开关GSW以错误或内存单元毁损行地址为基础被设定为于接收该抹除验证指令ERV时，才会使已毁损的位线对应的接地开关GSW连接至接地电压。进而使得该页缓冲器200会认为该已毁损的位线已通过抹除验证，进而可大幅减少现有技术下所耗用的重复验证时间。其余正常的位线因为可在抹除验证期间被正常地放电，因此可不用对连接至正常位线的接地开关GSW进行特殊的修正设定。然而，在一实施例中，亦可将连接至正常位线的接地开关GSW，设定为在接收该抹除验证指令ERV时，使对应的接地开关GSW连接至接地电压。前述的该抹除验证修正单元300及该等接地开关GSW的功能可通过各种逻辑栅或其它等效组件轻易达成前述的功能动作，其是所属
中具通常知识者所能轻易完成，故于此不在赘述抹除验证修正单元300中的各逻辑操作数件的配置。接着请参阅图2，为本专利技术实施例中本文档来自技高网...
【技术保护点】
一种可加速抹除验证程序的半导体装置，包含一页缓冲器及内含多条位线的一存储单元阵列，所述多条位线接收一抹除验证指令，其特征在于，更包含：一抹除验证修正单元，连接于所述位线与所述页缓冲器之间，所述抹除验证修正单元具有对应地连接所述位线的多个接地开关，所述接地开关被设定为在接收所述抹除验证指令时使所述位线中已毁损的位线连接至接地电压。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈敦仁，
申请(专利权)人：宜扬科技股份有限公司，
类型：发明
国别省市：
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