本发明专利技术公开了一种反或型闪存的区域字符线驱动器及其闪存数组装置。该区域字符线驱动器系用于驱动内存数组中一区段内的一区域字符线，该区域字符线驱动器具有的晶体管数量系为两个，系由串联的一第一晶体管及一第二晶体管组成，该第一及第二晶体管皆为NMOS晶体管。藉此可减少区域字符线驱动器于电路上占用的面积、缩小芯片尺寸，或者是节省更多的面积来供内存单元使用。
【技术实现步骤摘要】
本专利技术系关于一种半导体内存的设计，更特别的是关于一种反或型闪存的区域字符线驱动器及其闪存数组装置。
技术介绍
半导体内存的核心包括用来储存信息的内存数组，而内存数组则是以半导体、磁性或铁电性存储细胞为基础。一般而言，所述的内存数组是由许多存储细胞构成的二维数组，每一个存储单元可由一组相互垂直的字符线与位线加以寻址。传统的 字符线选择列系用以启动存储单元，而位线选择栏系用以存取(即读取或写入)存储单元。当字符线与位线皆被启动时，则代表选取了电性连接至字符线与位线的存储单元。随着半导体制程能力的提升，存储单元的尺寸越做越小，连带的总体内存数组的尺寸也越做越小。然而，当内存数组的面积缩小时，对于用来控制写入或是读取内存数组数据的周边电路，其面积相对于总面积的比例就会大幅提高。例如，用来驱动字符线的驱动电路系被安排在存储数组的周边区域，该驱动电路位于字符线的尾端以接收电压。其中，驱动电路的晶体管排列方式相较于存储数组内的存储单元排列方式来说，晶体管的排列方式通常是非常宽松的。因而，随着内存数组尺寸的微缩，传统的驱动电路占用整个内存电路的面积比率就大幅提闻。图I系现有的反或型闪存的一区域字符线驱动器的电路图。现有的每一区域字符线驱动器100包含一 PMOS晶体管QA、一第一 NMOS晶体管QB及一第二 NMOS晶体管QC，该PMOS晶体管QA串联耦接于第一 NMOS晶体管QB，而第二 NMOS晶体管QC并联耦接于PMOS晶体管QA。PMOS晶体管QA的栅极系耦接至第一 NMOS晶体管QB的栅极，并耦接至一控制端GN。PMOS晶体管QA的漏极系耦接至施加电压的漏极控制端D，而源极则耦接至第一 NMOS晶体管QB的漏极与第二 NMOS晶体管QC的源极，并耦接至内存数组的一区域字符线WL。第一 NMOS晶体管QB的漏极端系耦接第二 NMOS晶体管QC的源极，以及耦接该区域字符线WL。第一 NMOS晶体管QB的源极则耦接至源极控制端S。第二 NMOS晶体管QC的栅极则耦接另一控制端GP。利用此电路系可分别提供读取、程序化或抹除偏压至一字符线。因此，现有的利用三颗MOS晶体管来组成一区域字符线驱动器的方式会在整体电路中占用过多的面积。随着存储晶胞数组尺寸的微缩化，占用过多面积的字符线驱动器是不被乐见的。
技术实现思路
有鉴于现有的技术的缺点，本专利技术的一目的在于提供一种区域字符线驱动器及其闪存数组装置，其可减少字符线驱动器于电路上占用的面积。为达上述目的及其它目的，本专利技术提供的区域字符线驱动器其系用于驱动反或型闪存的内存数组中一区段内的一区域字符线，该区域字符线驱动器具有的晶体管数量系为两个，系由下列串联的二晶体管组成一第一晶体管，系为NMOS晶体管，其栅极端用于接收一全域字符线译码器的第一控制信号，其漏极端耦接一漏极控制端用于接收一漏极控制信号，其源极端则耦接该区域字符线；及一第二晶体管，系为NMOS晶体管，其栅极端用于接收该全域字符线译码器的第二控制信号，其漏极端耦接该第一晶体管的源极端以及耦接该区域字符线，其源极端耦接一源极控制端用于接收一源极控制信号；其中，该反或型闪存的内存数组中，同一行上的每一区域字符线驱动器系共享该漏极控制端，亦即，同一行上，每一区域字符线驱动器的第一晶体管的漏极端皆耦接至同一漏极控制端。于本专利技术的一实施例中，该全域字符线译码器具有分别耦接该第一晶体管及该第二晶体管的一第一控制端及一第二控制端。为达上述目的及其它目的，本专利技术的闪存数组装置，其包含一内存数组，系包含 多个存储单元，该等存储单元区分为复数个区块，每一区块具有复数个区段，每一区段具有复数条区域字符线；复数个区域字符线驱动器，各耦接至对应的区域字符线，每一区域字符线驱动器具有的晶体管数量系为两个，其系由串联的一第一晶体管及一第二晶体管组成，且皆为NMOS晶体管，其中，同一行上，每一区域字符线驱动器的第一晶体管的漏极端皆耦接至同一漏极控制端；及复数个全域字符线译码器，系对应于每一区段并各耦接至对应区段内的所有区域字符线驱动器。于本专利技术的一实施例中，同一区块内且同一行的相邻两区域字符线驱动器中，该第一晶体管及该第二晶体管排列的顺序系为相反。藉此，本专利技术将现有技术使用的晶体管数量减少为两个，并利用电路上的特殊安排以缩小芯片尺寸(die size)并节省更多的面积来供内存单元使用。附图说明图I为现有的反或型闪存的一区域字符线驱动器的电路图。图2为本专利技术于一实施例中区域字符线驱动器的电路图。图3A为根据图2的区域字符线驱动器应用于整体字符线驱动器结构上的左部分平面图。图3B为根据图2的区域字符线驱动器应用于整体字符线驱动器结构上的右部分平面图。主要组件符号说明100区域字符线驱动器102全域字符线译码器200区域字符线驱动器202a第一驱动器202b第二驱动器202j (j G N)全域字符线译码器QAPMOS 晶体管QB第一 NMOS 晶体管QC第二 NMOS 晶体管QD第一晶体管QE第二晶体管Dkn (k, n G N)漏极控制端GN控制端GP控制端Sjk(j, k G N) 源极控制端WLjkn(j, k, n G N)区域字符线VP外部信号Block I k区块Sectorjk(j, k G N)区段DECj (j G N)译码信号具体实施例方式为充分了解本专利技术的目的、特征及功效，兹藉由下述具体的实施例，并配合所附的图式，对本专利技术做一详细说明，说明如后本专利技术中叙及的“行”于图式中系指直向的方向，而叙及的“列”于图式中系指横向的方向。首先请参阅图2，系本专利技术于一实施例中区域字符线驱动器的电路图。该区域字符线驱动器200具有的晶体管数量系为两个，即图2中的第一晶体管QD及第二晶体管QE，该二晶体管皆为NMOS晶体管且系以串联的方式相互连接。该第一晶体管QD，其栅极端用于接收一全域字符线译码器(图未式)的控制端GP所传递的第一控制信号。其漏极端耦接一漏极控制端D，用于接收一漏极控制信号。其源极端则耦接一区域字符线WL，用于提供读取、程序化或抹除偏压至该区域字符线WL。同时，本专利技术于实施时，在反或型闪存的内存数组中，于每一区段且同一行的区域字符线驱动器共享该漏极控制端D，其将于后续图3A及3B有详细说明。接下来将以表一说明本专利技术实施例中区域字符线驱动器在各种条件下的操作条件。Read(s)~Read(u)~ Read(u) | PGM (s)~~PGM(u) ~PGM(u)ER(s)~ ER(U)~DVreadVreadVssVppVppVssVssVssSVssVssVssVssVssVssVngVssGPVHITsVHVHP~sVHPVniGNVssVccVssVssVccVssVssVssWLVreadVssVssVppVssVssVngfloat表一当区域字符线驱动器被选择时，S卩(S)状态，于读取模式下Read (S)，控制端GP传递具有高电压位准的第一控制信号(VH)至第一晶体管QD的栅极端，以打开该第一晶体管QD，使得该漏极控制端D传递的漏极控制信号(此时为Vread)可传递至该区域字符线WL，使对应的内存单元进行读取程序。其中，读取模式下，控制端GN传递至第二晶体管QE的第二控制信号系为低电压位准Vss，于串联方本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种区域字符线驱动器，其系用于驱动反或型闪存的内存数组中一区段内的一区域字符线，所述的区域字符线驱动器具有的晶体管数量系为两个，其特征在于，所述的区域字符线驱动器由下列串联的二晶体管组成 一第一晶体管，系为NMOS晶体管，其栅极端用于接收一全域字符线译码器的第一控制信号，其漏极端耦接一漏极控制端用于接收一漏极控制信号，其源极端则耦接所述的区域字符线 '及 一第二晶体管，系为NMOS晶体管，其栅极端用于接收所述的全域字符线译码器的第二控制信号，其漏极端耦接所述的第一晶体管的源极端以及耦接所述的区域字符线，其源极端耦接一源极控制端用于接收一源极控制信号； 其中，所述的反或型闪存的内存数组中，同一行上的每一区域字符线驱动器系共享所 述的漏极控制端。2.如权利要求I所述的区域字符线驱动器，其特征在于，所述的全域字符线译码器具有分别耦接所述的第一晶体管及所述的第二晶体管的一第一控制端及一第二控制端。3.—种闪存数组装置，其特征在于，所述的闪存数组装置包含 一内存数组，系包含多个存储单元，所述的等存储单元区分为复...
【专利技术属性】
技术研发人员：赤荻隆男，
申请(专利权)人：宜扬科技股份有限公司，
类型：发明
国别省市：
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