半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法。当通过缩小存储器单元而减小隔离区的宽度，以减小在存储器单元和相邻存储器单元之间的距离时，被注入到存储器单元的电荷存储膜中的电子或空穴扩散到位于隔离区上方的电荷存储膜的部分中，从而彼此相互干扰，并且可能损害存储器单元的可靠性。在半导体器件中，存储器单元的电荷存储膜延伸至位于相邻存储器单元之间的隔离区。隔离区中的电荷存储膜的有效长度大于隔离区的宽度。这里，有效长度指示位于隔离区上方且没有存储电荷的电荷存储膜的区域的长度。

Semiconductor device and manufacturing method thereof

The present invention provides a semiconductor device and a method of manufacturing the same. When the isolation zone decreases by reducing the width of the memory unit, to reduce between the memory unit and adjacent memory cell when the distance is injected into the electron or hole charge storage memory cells in the film diffusion to the charge storage film is positioned above the isolation part, and mutual interference, reliability and may damage the memory unit. In a semiconductor device, a charge storage film of the memory cell extends to an isolation region between adjacent memory units. The effective length of the charge storage film in the isolation region is greater than the width of the isolation region. Here, the effective length indicates the length of the region of the charge storage film located above the isolation region without storage of charge.

【技术实现步骤摘要】
相关申请交叉引用将2012年7月9日提交的日本专利申请N0.2012-153212的公开，包括说明书、附图和摘要，以其整体并入本文作为参考。
本专利技术涉及一种半导体器件，并且是适用于具有例如非易失性存储器的半导体器件以及其制造方法的技术。
技术介绍
在日本未审专利公布N0.2006-41354 (专利文献I)中公开了一种技术，其中在具有分裂栅结构的非易失性半导体存储器件中，存储器栅极形成在凸起型衬底上方，并且其侧表面被用作沟道，以确保读取电流驱动力。存在于存储器单元之间的隔离区的绝缘膜的高度被设定为低于有源区的高度，从而在凸起型衬底上方形成存储器栅极。在日本未审专利公布N0.2008-153355 (专利文献2)中，为了提高分裂栅型MONOS存储器单元对向其错误写入的抗性，并使存储器单元以高速操作，公开了以下技术。消除了隔离区以及在存储器晶体管和选择晶体管之间的绝缘区中的每一个中的电荷存储层，以防止电荷注入或存储在其中。此外，在隔离区上方，存储器晶体管的栅电极在从水平上比选择晶体管中的每一个的栅电极高的硅衬底表面起的位置处耦合在一起，以减小在存储器晶体管和选择晶体管的每一个之间的电容。[相关技术文献][专利文献][专利文献I]日本未审专利公布N0.2006-41354[专利文献2]日本未审专利公布N0.2008-153355
技术实现思路
在专利文献I中，当通过缩小(scaling)存储器单元来减小隔离区的宽度，从而减小相邻存储器单元之间的距离时，注入存储器单元的氮化硅膜(电荷存储膜)的电子或空穴扩散进电荷存储膜位于隔离区上方的部分，从而彼此相互干扰。这会损害存储器单元的可靠性。其他问题以及本专利技术的新颖特征将从本说明书和附图的记载变得显而易见。在根据实施例的半导体器件中，存储器单元的电荷存储膜延伸至位于存储器单元以及相邻存储器单元之间的隔离区。电荷存储膜的有效长度大于隔离区的宽度，电荷存储膜的有效长度为隔离区中没有存储电荷的电荷存储膜的区域的长度。根据上述实施例，能减小相邻存储器单元之间的电荷通过电荷存储膜的扩散。【附图说明】图1是根据实施例1的半导体器件中的存储器单元阵列的平面图；图2A和2B是沿图1中的线A_A’截取的存储器单元阵列的局部截面图；图3是沿图1中的线B-B’截取的存储器单元阵列的局部截面图；图4A和4B是沿图1中的线C_C’截取的存储器单元阵列的局部截面图；图5A和5B是沿图1中的线D_D’截取的存储器单元阵列的局部截面图；图6是根据实施例1的半导体器件的存储器单元阵列的等效电路图；图7是示出对根据实施例1的存储器单元的擦除操作的一个实例的流程图；图8是示出用于根据实施例1的存储器单元的擦除脉冲电压的一个实例的示意图；图9是示出对根据实施例1的存储器单元的写操作的一个实例的流程图；图10是示出用于根据实施例1的存储器单元的写入脉冲电压的一个实例的示意图；图11是示出对根据实施例1的存储器单元的读取操作的影响的示意图；图12是示出对根据实施例1的存储器单元的可靠性(电荷保持性质)的影响的示意图；图13是示出对根据实施例1的存储器单元的可靠性(电荷保持性质)的影响的示意图；图14是用于说明实施例1的效果的示意性说明图；图15是根据实施例1的存储器单元阵列应用到的大规模集成电路装置的框图；图16是根据实施例1的半导体器件的制造方法的流程图；图17是说明根据实施例1的半导体器件的制造方法的工艺截面图；图18是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图17 ；图19是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图18 ；图20是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图19 ；图21是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图20 ；图22是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图21 ；图23是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图22 ；图24是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图23 ；图25是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图24 ；图26是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图25 ；图27是根据实施例2的半导体器件中的存储器单元阵列的平面图；图28是沿图27中的线A_A’截取的存储器单元阵列的局部截面图；图29是沿图27中的线B_B’截取的存储器单元阵列的局部截面图；图30是沿图27中的线C-C’截取的存储器单元阵列的局部截面图；图31是沿图27中的线D-D’截取的存储器单元阵列的局部截面图；图32是根据实施例3的半导体器件中的存储器单元阵列的平面图；图33是沿图32中的线A_A’截取的存储器单元阵列的局部截面图；图34是沿图32中的线B_B’截取的存储器单元阵列的局部截面图；图35是沿图32中的线C-C’截取的存储器单元阵列的局部截面图；图36是沿图32中的线D-D’截取的存储器单元阵列的局部截面图；图37是示出根据实施例3的存储器单元对错误写入相邻单元的抗性的示意图；图38是根据实施例4的半导体器件中的存储器单元阵列的平面图；图39是沿图38中的线A_A’截取的存储器单元阵列的局部截面图；图40是沿图38中的线B-B’截取的存储器单元阵列的局部截面图；图41是沿图38中的线C-C’截取的存储器单元阵列的局部截面图；图42是沿图38中的线D_D’截取的存储器单元阵列的局部截面图；图43是用于说明实施例4的效果的示意说明图；图44是根据实施例5的半导体器件中的存储器单元阵列的平面图；图45是沿图44中的线A-A’截取的存储器单元阵列的局部截面图；图46是沿图44中的线B-B’截取的存储器单元阵列的局部截面图；图47是沿图44中的线C_C’截取的存储器单元阵列的局部截面图；图48是沿图44中的线D_D’截取的存储器单元阵列的局部截面图；图49是根据实施例6的半导体器件中的存储器单元阵列的平面图；图50A和50B是沿图49中的线A_A’截取的存储器单元阵列的局部截面图；图51是沿图49中的线B-B’截取的存储器单元阵列的局部截面图；图52是沿图49中的线C_C’截取的存储器单元阵列的局部截面图；图53A和53B是沿图49中的线D-D’截取的存储器单元阵列的局部截面图；图54是根据实施例7的半导体器件中的存储器单元阵列的平面图；图55A和55B是沿图54中的线A_A’截取的存储器单元阵列的局部截面图；图56是沿图54中的线B-B’截取的存储器单元阵列的局部截面图；图57是沿图54中的线C_C’截取的存储器单元阵列的局部截面图；图58A和58B是沿图54中的线D-D’截取的存储器单元阵列的局部截面图；图59是示出用于根据实施例7的存储器单元的擦除脉冲电压的一个实例的示意图；图60是示出用于根据实施例7的存储器单元的写入脉冲电压的一个实例的示意图；图61是根据实施例8的半导体器件中的存储器单元阵列的平面图；图62A和62B是沿图61中的线A_A’截取的存储器单元阵列的局部截面图；图63是沿图61中的线B-B’截取的存储器单元阵列的局部截面图；图64是沿图61中的线C-C’截取的存储器单元阵列的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底具有主表面；多个存储器单元，所述存储器单元每个均存在于所述半导体衬底的选择的区域中；以及隔离区，所述隔离区位于与其为相邻关系的所述存储器单元之间，以在所述存储器单元之间提供隔离，其中所述存储器单元的每一个具有位于所述半导体衬底的所述主表面上方的电荷存储膜，以及位于所述电荷存储膜上方的存储器栅极，其中所述隔离区的上表面存在于所述半导体衬底的所述主表面下方的位置，其中所述存储器单元的所述电荷存储膜和所述存储器栅极在所述隔离区上方延伸至相邻的存储器单元，并且其中位于所述隔离区上方且没有存储电荷的所述电荷存储膜的区域的长度大于所述隔离区的宽度。

【技术特征摘要】
2012.07.09 JP 2012-1532121.一种半导体器件，包括: 半导体衬底，所述半导体衬底具有主表面； 多个存储器单元，所述存储器单元每个均存在于所述半导体衬底的选择的区域中；以及 隔离区，所述隔离区位于与其为相邻关系的所述存储器单元之间，以在所述存储器单元之间提供隔离， 其中所述存储器单元的每一个具有位于所述半导体衬底的所述主表面上方的电荷存储膜，以及位于所述电荷存储膜上方的存储器栅极， 其中所述隔离区的上表面存在于所述半导体衬底的所述主表面下方的位置， 其中所述存储器单元的所述电荷存储膜和所述存储器栅极在所述隔离区上方延伸至相邻的存储器单元，并且 其中位于所述隔离区上方且没有存储电荷的所述电荷存储膜的区域的长度大于所述隔尚区的览度。2.根据权利要求1所述的半导体器件， 其中所述电荷存储膜的位于所述隔离区上方的一部分具有向所述隔离区的所述上表面突出的结构。3.根据权利要求1所述的半导体器件， 其中所述存储器栅极的位于所述隔离区上方的部分具有向所述隔离区的所述上表面突出的结构。4.根据权利要求1所述的半导体器件， 其中所述存储器单元的每一个具有选择栅极。5.根据权利要求4所述的半导体器件， 其中所述选择栅极也在所述隔离区上方延伸。6.根据权利要求4所述的半导体器件， 其中所述存储器栅极以面对所述选择栅极的方式存在。7.根据权利要求6所述的半导体器件， 其中所述电荷存储膜也在所述存储器栅极的面对所述选择栅极的侧部上方延伸。8.根据权利要求4所述的半导体器件， 其中所述存储器栅极和所述选择栅极每个均由多晶硅制成。9.根据权利要求4所述的半导体器件， 其中所述存储器单元在所述半导体衬底中以行和列布置，并且 其中所述存储器栅极和所述选择栅极在相同方向上延伸，以形成存储器单元阵列。10.根据权利要求9所述的半导体器件，进一步包括: 扩散区，所述扩散区在与所述存储器栅极和所述选择栅极延伸的方向交叉的方向上延伸。11.根据权利要求4所述的半导体器件， 其中所述存储器单元的每一个都具有虚拟栅极。12.根据权利要求4所述的半导体器件， 其中所述存储器单元的每一个具有多个存储器栅极，所述选择栅极插入在所述多个存储器栅极之间。13.根据权利要求1所述的半导体器件， 其中所述存储器单元的每一个是MONOS型。14.根据权利要求1所述的半导体器件， 其中所述存储器单元的每一个是NR0M。15.一种半导体器件，包括: 半导体衬底，所述半导体衬底具有主表面； 多个存储器单元，所述存储器单元每个均存在于所述半导体衬底的选择的区域中；以及 隔离区，所述隔离区位于与其为相邻关系的所述存储器单元之间，以在所述存储器单元之间提供隔离， 其中所述存储器单元的每一个具有位于所述半导体衬底的所述主表面上方的电荷存储膜，以及位于所述电荷存储膜上方的存储器栅极， 其中所述隔离区的上表面存在于所述半导体衬底的所述主表面下方的位置， 其中所述存储器单元的所述电荷存储膜和所述存储器栅极在所述隔离区上方延伸至相邻的存储器单元，并且 其中所述电荷存储膜的位于所述隔离区上方的一部分向所述隔离区的所述上表面突出， 所述半导体器件进一步包括: 第一绝缘膜，所述第一绝缘膜位于所述存储器单元的每一个的所述存储器栅极和所述电荷存储膜之间；以及 第二绝缘膜，所述第二绝缘膜位于在所述隔离区上方的所述存储器栅极和所述电荷存储膜之间， 其中所述第二绝缘膜的厚度大于所述第一绝缘膜的厚度。16.一种半导体器件，包括: 半导体衬底，所述半导体衬底具有主表面； 多个存储器单元，所述存储器单元存在于所述半导体衬底的选择的区域中；以及隔离区，所述隔离区位于与其为相邻关系的所述存储器单元之间，以在所述存储器单元之间提供隔离， 其中所述存储器单元的每一个具有位于所述半导体衬底的所述主表面上方的电荷存储膜，以及位于所述电荷存储膜上方的存储器栅极， 其中所述隔离区的上表面存在于所述...

【专利技术属性】
技术研发人员：有金刚，久本大，奥山裕，桥本孝司，冈田大介，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：