MOS晶体管结构及其制造方法技术

本发明专利技术公开了一种MOS晶体管结构，包括：一衬底；形成于所述衬底中的隔离体；形成于所述衬底和隔离体上的轻掺杂层；以及形成于所述轻掺杂层上的无掺杂层和栅极结构。同时，本发明专利技术公开了一种MOS晶体管结构的制造方法，包括：提供一衬底；在所述衬底上形成隔离体；在所述衬底和隔离体上生长外延层；所述外延层进行第一次离子注入形成轻掺杂层；在所述轻掺杂层上形成无掺杂层。本发明专利技术的技术方案消除了器件的尺寸缩小和降低功耗之间的矛盾。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种MOS晶体管结构，包括：一衬底；形成于所述衬底中的隔离体；形成于所述衬底和隔离体上的轻掺杂层；以及形成于所述轻掺杂层上的无掺杂层和栅极结构。同时，本专利技术公开了一种MOS晶体管结构的制造方法，包括：提供一衬底；在所述衬底上形成隔离体；在所述衬底和隔离体上生长外延层；所述外延层进行第一次离子注入形成轻掺杂层；在所述轻掺杂层上形成无掺杂层。本专利技术的技术方案消除了器件的尺寸缩小和降低功耗之间的矛盾。【专利说明】MOS晶体管结构及其制造方法
本专利技术属于集成电路
，特别涉及一种MOS晶体管结构及其制造方法。
技术介绍
随着集成电路在各种便携式电子产品中的广泛应用。移动通讯、便携式计算机和移动式多媒体设备等已经成为增长率最高的产品之一，形成了巨大的市场。它们的应用往往受到电池寿命的限制，而电池寿命的改进余地已经不大，功耗自然的成为今后集成电路的发展需要关注的重要指标。同时，集成电路的集成度还在逐步提高，器件尺寸还需要进一步缩小，更小尺寸的器件也是今后集成电路的所追求的目标。随着亚微米、深亚微米、纳米MOS工艺技术的发展，纳米级的MOS晶体管的沟道中，因为电离杂质很少，导致杂质的分布随机涨落，从而导致阈值电压也随空间位置随机变化，即通常所说的掺杂随机波动效应(random dopant fluctuation, RDF)。另外,器件尺寸的减小导致热载流子效应，工作电源电压必须降低，为了保证电路性能，阈值电压也要随之降低，阈值电压的降低又导致关态漏电流的迅速增加，漏电流的增加会导致器件静态功耗的增加。此外，MOS晶体管中的栅极长度不断缩短，源/漏极之间的寄生电阻以及其他的寄生电容的影响逐步显现。由此可见，器件尺寸的缩小和降低功耗之间存在一定的矛盾，已经无法适应现在集成电路的发展要求了。
技术实现思路
本专利技术提供一种MOS晶体管结构及其制造方法，以在缩小MOS器件尺寸的同时降低功耗。为解决上述技术问题，本专利技术提供下一种MOS晶体管结构，包括:一衬底；形成于所述衬底中的隔离体；形成于所述衬底以及隔离体上的轻掺杂层；以及形成于所述轻掺杂层上的无掺杂层和栅极结构。可选的，还包括:形成于所述隔离体两侧的源极区域和漏极区域。可选的，所述隔离体为氧化硅，所述隔离体的厚度范围为10nnT200nm。可选的，所述轻掺杂层的厚度范围为lOnnTlOOnm。可选的,所述无掺杂层为娃,所述无掺杂层的厚度范围为2nnT20nm。可选的，所述无掺杂层的截面宽度小于或等于所述隔离体的截面宽度。可选的，所述隔离体被分割为第一隔离块和第二隔离块，所述无掺杂层的截面宽度小于或等于所述第一隔离块和第二隔离块的间距。本专利技术还提供一种MOS晶体管结构的制造方法，包括:提供一衬底；在所述衬底上形成隔离体；在所述衬底和隔离体上生长外延层；对所述外延层进行第一次离子注入形成轻掺杂层； 在所述轻掺杂层上形成无掺杂层。可选的，在所述轻掺杂层上形成无掺杂层之后，还包括:在所述无掺杂层上形成栅极结构；以所述栅极结构为掩膜对所述衬底进行第二次离子注入；在所述栅极结构侧壁形成栅极侧墙；以及以所述栅极侧墙为掩膜对所述衬底进行第三次离子注入形成源极区域和漏极区域。可选的，所述无掺杂层的截面宽度小于或等于所述隔离体的截面宽度。可选的，所述隔离体被分割为第一隔离块和第二隔离块，所述无掺杂层的截面宽度小于等于所述第一隔离块和第二隔离块的间距。可选的，所述外延层的厚度范围为lOnnTlOOnm。可选的，第二次离子注入剂量大于第一次离子注入剂量，第二次离子注入能量小于第一次离子注入能量。 可选的，所述第一次离子注入的注入能量范围为IOkev-lOOOkev，注入剂量的范围为 lE12/cm2-lE14/cm2。可选的，所述第二次离子注入的注入能量范围为Ikev-100kev，注入剂量的范围为 lE13/cm2-lE15/cm2。可选的,所述第三次离子注入的注入能量范围为Ikev-IOOkev,注入剂量的范围为 lE14/cm2-lE16/cm2。本专利技术的MOS晶体管的栅极结构下方形成无掺杂层，在源/漏极之间设置隔离体，在隔离体上源/漏极之间设置了轻掺杂层。通过无掺杂层的设置，彻底消除了 RDF效应，在无需考虑RDF效应的情况下，则可以将器件的尺寸做得更小。而且无掺杂层中没有杂质离子，减小了因为杂质离子而引起的散射，从而使电子迁移速度更大，从而可以有效提高器件的导通电流。同时，隔离体的存在能够阻断源/漏之间漏电流减小静态漏电流，从而有效降低器件的功耗。另外，通过对轻掺杂层设置不同的离子浓度可以调整器件的阈值电压而不影响沟道的电子迁移率，在同样的电源电压下可以提高导通电流，从而降低器件的功耗。可见，使用本专利技术的技术方案，消除了器件的尺寸缩小和降低功耗之间的矛盾。这样，就允许器件尺寸做得更小功耗可以做得更低。【专利附图】【附图说明】图1、为本专利技术实施例一的MOS晶体管制造方法各步骤中结构剖面图；图10-16为本专利技术实施例二的MOS晶体管制造方法各步骤中结构剖面图；图17-28为本专利技术实施例三的MOS晶体管制造方法各步骤中结构剖面图。【具体实施方式】为了使本专利技术的目的，技术方案和优点更加清楚，下面结合附图来进一步做详细说明。本专利技术的核心思想在于，在MOS栅极结构下方形成无掺杂层，并在源/漏极之间设置隔离体，在隔离体上源/漏极之间设置了轻掺杂层。通过无掺杂层的设置，彻底消除了RDF效应，在无需考虑RDF效应的情况下，可以将器件的尺寸做得更小。另外，隔离体的存在能够阻断源/漏之间漏电流减小静态漏电流，从而有效降低器件的功耗。通过轻掺杂层设置不同的掺杂浓度，可以调整器件的阈值电压而不影响沟道的电子迁移率，在同样的电源电压下可以提高导通电流，从而降低器件的功耗。使用本专利技术的技术方案，消除了器件的尺寸缩小和降低功耗之间的矛盾。实施例一 如图9所示，本实施例中的MOS晶体管结构100包括:衬底101 ;形成于所述衬底101中的隔离体，所述隔离体包括第一隔离块102a和第二隔离块102b ；形成于所述衬底101和所述隔离体上的轻掺杂层104 ；形成于所述隔离体两侧的源极区域109和漏极区域110 ；形成于所述轻掺杂层104上的无掺杂层105 ；形成于所述无掺杂层105上的栅极结构，所述栅极结构包括栅极氧化层106和栅极107 ;以及形成于所述栅极结构两侧的栅极侧墙108。其中，所述无掺杂层105的截面宽度小于或等于所述第一隔离块102a和第二隔离块102b的间距，以抑制源/漏极距离太近导致的短沟道效应。下面结合图1至图9对本专利技术实施例一的MOS晶体管结构的制造方法的各步骤进行详细说明。如图1和图2所示，首先，提供一衬底101，在所述衬底101上沉积形成隔离层102，所述隔离层102优选为氧化硅。然后，刻蚀去除部分隔离层102形成隔离体，所述隔离体包括第一隔离块102a和第二隔离块102b。所述第一隔离块102a和第二隔离块102b的厚度范围为10nm?200nm。接着，如图3和图4所示，在所述衬底101上外延生长形成外延层103，再采用化学机械研磨方法平坦化外延层103，平坦化后所述外延层103仍覆盖所述第一隔离块102a和第二隔离块102b，S卩，所述本文档来自技高网...

【技术保护点】
一种MOS晶体管结构，包括：一衬底；形成于所述衬底中的隔离体；形成于所述衬底以及隔离体上的轻掺杂层；以及形成于所述轻掺杂层上的无掺杂层和栅极结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：