高击穿电压P型LDMOS器件及制造方法技术

本发明专利技术公开了一种高击穿电压P型LDMOS器件，具有元胞区和位于元胞区外围环绕的保护环结构，所述元胞区内含有：一第一N型深阱，第一N型深阱中还具有第二N阱及浅P型区和P型漂移区，三者在第一N型深阱中从左至右依次排列相互抵靠；第二N阱中具有重掺杂N型区和源区，且两者之间有浅槽隔离结构隔离；P型漂移区中有漏区，漏区两侧均具有浅槽隔离结构，P型漂移区的左右边界位于漏区两侧的浅槽隔离结构之下；浅P型区位于第二N阱及P型漂移区之间，栅极之下，其掺杂浓度及结深均低于P型漂移区；本发明专利技术还公开了所述高击穿电压P型LDMOS器件的制造方法，本发明专利技术优化了器件水平方向上的击穿电压和垂直方向上的穿通电压，提高了器件的耐压水平。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种高击穿电压P型LDMOS器件，具有元胞区和位于元胞区外围环绕的保护环结构，所述元胞区内含有：一第一N型深阱，第一N型深阱中还具有第二N阱及浅P型区和P型漂移区，三者在第一N型深阱中从左至右依次排列相互抵靠；第二N阱中具有重掺杂N型区和源区，且两者之间有浅槽隔离结构隔离；P型漂移区中有漏区，漏区两侧均具有浅槽隔离结构，P型漂移区的左右边界位于漏区两侧的浅槽隔离结构之下；浅P型区位于第二N阱及P型漂移区之间，栅极之下，其掺杂浓度及结深均低于P型漂移区；本专利技术还公开了所述高击穿电压P型LDMOS器件的制造方法，本专利技术优化了器件水平方向上的击穿电压和垂直方向上的穿通电压，提高了器件的耐压水平。【专利说明】 高击穿电压P型LDMOS器件及制造方法
本专利技术涉及半导体制造领域，具体是一种高击穿电压P型LDMOS器件，本专利技术还涉及所述高击穿电压P型LDMOS器件的制造方法。
技术介绍
高压P型LDMOS (以下简称为PLDM0S)的传统结构在漏扩展区为P型漂移区(P-drift)，其下会有深N型阱(De印N Well, DNW)注入，以作为隔离用途，将P型漂移区与衬底隔离。器件的击穿电压(BV:Breakdown Voltage)主要受限于由垂直方向的PNP (Pdrift-DNW-P型衬底)结构的穿通电压和水平方向的PN (P drift_N型井)结构的击穿电压。图1所示为传统的高压器件PLDMOS的结构剖面图。器件元胞区外围环绕包围一隔离环结构23，元胞区位于整个第一 N型深阱22中，所述N型深阱22结深大于第二 N型阱24和P型漂移区25，以将两者包住，第一 N型深阱22的左右边界都位于浅槽隔离结构26之下；第二 N型阱24中有重掺杂N型区27和源区28，一浅槽隔离结构26将重掺杂N型区27和源区28隔离开，P型漂移区25位于第二 N型阱24的右侧，漏区29的下方，其包含漏扩展区。器件的击穿电压(BV)主要受限于由垂直方向的PN P结构的穿通电压和水平方向的PN结构的击穿电压。图2 为传统的 PLDMOS击穿(BV)时的电势线(Electric Potential distribution)和碰撞电离(Impact 1nization)分布图。器件漏扩展区P型讲(P-drift)的结深和浓度设计需要考虑到垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN (P drift-N型井)结构的击穿电压这两个失效机理，图中电势线P型漂移区中的白色实线a与其下方的第一条虚线b之间所夹区域为耗尽区，显然这段区域在垂直方向上越大越好，越大意味着耗尽区越大，在电势图上表现为白色实线a与其下方第一条虚线b的垂直方向的距离大小。但是垂直方向上的穿通电压和水平方向上的击穿电压很难同时的达到优化(图中两粗箭头所示方向，椭圆虚线框区域c显示器件BV，垂直方向没有达到优化)。因此，该PLDMOS器件击穿电压(BV)受限，仅为89V。
技术实现思路
本专利技术所要解决的技术问题是提供一种高击穿电压P型LDMOS器件，其将传统P型漂移区分成两个部分，一部分为浅P型区(本专利技术称为SPZ =Shallow PZone)，另一部分仍为传统的P型漂移区，以优化PLDMOS的击穿电压和比导通电阻。本专利技术所要解决的另一个技术问题是提供所述高击穿电压P型LDMOS器件的制造方法。为解决上述问题，本专利技术提供一种高击穿电压P型LDMOS器件，其是在P型硅衬底上具有元胞区及环绕包围在元胞区外围构成的隔离环结构，所述元胞区内含有一第一 N型阱；在所述第一 N型阱中，还具有第二 N型阱、P型区及P型漂移区，第一 N型阱深度均大于第二 N型阱、P型区及P型漂移区以将其包含容纳，第二 N型阱、P型区及P型漂移区在第一 N型阱中从左至右互相抵靠依次排布，所述第一 N型阱的左右边界都位于浅槽隔离结构之下；所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，所述重掺杂N型区将第二 N型阱引出；一 P型区，位于第二 N阱及所述P型漂移区之间，其左侧边界与第二 N阱右边界抵靠，右侧边界与P型漂移区左侧边界抵靠，且P型区与P型漂移区交界面位于一浅槽隔离结构之下，所述P型区的结深低于P型漂移区的结深；一 P型漂移区，包含住漏区，漏区左侧为P型区与P型漂移区交界面上方的浅槽隔离结构，漏区右侧为另一浅槽隔离结构，P型漂移区的右边界即位于所述浅槽隔离结构之下；P型漂移区右边界外侧与第一 N型阱的右边界内侧之间的区域还具有保护环结构，所述的保护环结构，是在P型漂移区右边界上方的浅槽隔离结构与第一 N型阱右边界上方的浅槽隔离结构之间的区域注入形成重掺杂N型区形成；栅氧化层，淀积在源区与漏区之间的硅片表面上，其左侧端面与源区右侧界面重叠，栅氧化层右端包含在P型区之内，其右端面不超过P型区的右边界的上方，栅氧化层上方淀积多晶硅栅极。进一步地，所述的P型区的的掺杂浓度范围是IxlO16-lxl017atoms/cm3，结深范围是I-L 5 y m。另外，本专利技术提供所述高击穿电压P型LDMOS器件的制造方法，其包含如下的工艺步骤:步骤1，在漏区靠近第二 N型阱的区域，进行一次P型杂质的注入。步骤2，采用推进工艺，形成P型区。步骤3，在漏区下方，进行P型阱注入。 步骤4，再次采用推进工艺，形成P型漂移区。进一步地，所述步骤2中推进工艺形成的P型区，其掺杂浓度与结深决定了器件的性能参数。所述步骤4采用的推进工艺的时长及掺杂浓度均高于步骤2。本专利技术提供的一种具有高击穿电压的P型LDMOS器件，将器件漏扩展区分割成两部分:SPZ和P型漂移区。可以通过对SPZ和P型阱(p-drift)两步注入工艺(浓度和能量)的分别优化使水平方向的PN (P drift-N型井)结构的击穿电压和垂直方向的PNP(Pdrift-DNW-P型衬底)结构的穿通电压达到最佳值。从而提高器件的击穿电压(BV)，进一步优化比导通电阻(Rdson )。【专利附图】【附图说明】图1是传统的PLDMOS的剖面结构图；图2是传统的PLDMOS的电势分布图；图3是本专利技术PLDMOS的剖面结构图；图4是浅P型区SPZ形成后的剖面图；图5是P型漂移区形成后的剖面图；图6是本专利技术器件的电势分布图。附图标记说明I，21是P型衬底2，22是第一 N型阱3，25是P型漂移区4，29是漏区5，24 是第二 N 型阱6 是 SPZ7，28是源区8，27是重掺杂N型区9，32是多晶硅栅极10，31是栅氧化层11，30是保护环12是漏扩展区13，23是隔离环结构14，26是浅槽隔离结构STI【具体实施方式】本专利技术高压PLDMOS器件的结构如图3所示，在P型硅衬底I上具有第一 N型阱2及隔离环结构10，所述的隔离环结构10位于第一 N型阱2的外圈环绕包围第一 N阱2。在所述第一 N型阱2中，还具有第二 N型阱5、P型区SPZ 6及P型漂移区3，第一N型阱2深度大于三者以将其包围容纳，三者在第一 N型阱2中从左至右依次排布互相抵靠，在第二 N型阱5中具有重掺杂N型区8，浅槽隔离结构STI 14及源区7，其中浅槽隔离结构STI 14将重掺杂N型区 8和本文档来自技高网...

【技术保护点】
一种高击穿电压P型LDMOS器件，其特征在于：在P型硅衬底上具有元胞区及环绕包围在元胞区外围构成的隔离环结构，所述元胞区内含有第一N型阱；在所述第一N型阱中，还具有第二N型阱、P型区及P型漂移区，第一N型阱深度均大于第二N型阱、P型区及P型漂移区以将其包含容纳，第二N型阱、P型区及P型漂移区在第一N型阱中从左至右互相抵靠依次排布，所述第一N型阱的左右边界都位于浅槽隔离结构之下；所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，所述重掺杂N型区将第二N型阱引出；一P型区，位于第二N阱及所述P型漂移区之间，其左侧边界与第二N阱右边界抵靠，右侧边界与P型漂移区左侧边界抵靠，且P型区与P型漂移区交界面位于一浅槽隔离结构之下，所述P型区的结深低于P型漂移区的结深；一P型漂移区，包含住漏区，漏区左侧为P型区与P型漂移区交界面上方的浅槽隔离结构，漏区右侧为另一浅槽隔离结构，P型漂移区的右边界即位于所述浅槽隔离结构之下；P型漂移区右边界外侧与第一N型阱的右边界内侧之间的区域还具有保护环结构，所述的保护环结构，是在P型漂移区右边界上方的浅槽隔离结构与第一N型阱右边界上方的浅槽隔离结构之间的区域注入形成重掺杂N型区形成；栅氧化层，淀积在源区与漏区之间的硅片表面上，其左侧端面与源区右侧界面重叠，栅氧化层右端包含在P型区之内，其右端面不超过P型区的右边界的上方，栅氧化层上方淀积多晶硅栅极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：邢超，刘剑，孙尧，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：