半导体器件及相关制造方法技术

本发明专利技术提供了半导体器件结构及相关的制造方法。示例性的半导体器件结构（100）包括沟槽栅极结构（114）、横向栅极结构（118）、具有第一导电类型的主体区（124）、漏极区（125）以及具有第二导电类型的第一源极区及第二源极区（128、130）。第一源极区及第二源极区（128、130）形成于主体区（124）内。漏极区（125）与主体区（124）相邻，并且第一源极区（128）与沟槽栅极结构（114）相邻，其中被布置于第一源极区（128）与漏极区（125）之间的主体区（124）的第一部分与沟槽栅极结构（114）相邻。主体区（124）的第二部分被布置于第二源极区（130）与漏极区（125）之间，并且横向栅极结构（118）被布置为覆盖于主体区（124）的第二部分之上。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术提供了半导体器件结构及相关的制造方法。示例性的半导体器件结构（100）包括沟槽栅极结构（114）、横向栅极结构（118）、具有第一导电类型的主体区（124）、漏极区（125）以及具有第二导电类型的第一源极区及第二源极区（128、130）。第一源极区及第二源极区（128、130）形成于主体区（124）内。漏极区（125）与主体区（124）相邻，并且第一源极区（128）与沟槽栅极结构（114）相邻，其中被布置于第一源极区（128）与漏极区（125）之间的主体区（124）的第一部分与沟槽栅极结构（114）相邻。主体区（124）的第二部分被布置于第二源极区（130）与漏极区（125）之间，并且横向栅极结构（118）被布置为覆盖于主体区（124）的第二部分之上。【专利说明】
本文所描述的主题的实施例一般地涉及半导体器件以及用于制造半导体器件的方法，并且更特别地，本主题的实施例涉及用于制造包括横向栅极结构(lateral gatestructure)的沟槽场效应晶体管结构的方法。
技术介绍
在半导体制造业中，减小晶体管的尺寸在传统上一直都是高优先级的。沟槽金属氧化物半导体场效应晶体管(MOSFET)通常被用来以相对横向MOSFET器件而减小的管芯尺寸，来提供所期望的晶体管功能。在传统上，沟槽MOSFET的所需尺寸由所期望的导通电阻决定。最近，沟槽MOSFET的所需尺寸由所期望的能量(或电流)性能和/或所期望的热稳定性决定。【专利附图】【附图说明】对本主题更全面的理解可以通过在结合附图来考虑时参考【具体实施方式】和权利要求书来获得，在附图中，相同的附图标记在全部附图中指示相似的元件。图1-12示出了半导体器件结构的截面图和俯视图以及用于制造根据本专利技术的一种或多种实施例的半导体器件结构的示例性方法；以及图13示出了根据本专利技术的另一种实施例的半导体器件结构的截面图。【具体实施方式】以下的详细描述实际上只是说明性的，并非旨在限定本主题的实施例或者此类实施例的应用和使用。如同本文所使用的，词语“示例性的”意指“充当示例、实例或例证”。本文作为示例来描述的任何实现方式并不必要理解为是相对其他实现方式优选的或有优势的。此外，并非旨在使本专利技术受前面的
、专利技术背景、
技术实现思路
或者下面的【具体实施方式】所提出的明示或暗示的理论所约束。图1-12示出了用于制造根据示例性实施例的半导体器件结构100的方法。如同以下将更详细地描述的，半导体器件结构100是沟槽金属氧化物半导体场效应晶体管(MOSFET)和垂直扩散金属氧化物半导体(VDMOS)的混合体(hybrid)。换言之，半导体器件结构100包括共用共同的漏极区和主体区的沟槽MOSFET结构和VDMOS结构。虽然“M0S”确切来说指的是具有金属栅电极和氧化物栅极绝缘体的器件，但是本主题可以用于包含相对栅极绝缘体(无论是氧化物还是其他绝缘体)而定位的导电栅电极(无论是金属还是其他导电材料)的任何半导体器件，该栅极绝缘体进而相对于半导体衬底来定位以实现场效应晶体管，并且本主题并非旨在被限定于金属栅电极和氧化物栅极绝缘体。此外，应当意识到，虽然本文的主题可以在N型(或N沟道)器件的背景下描述，但是本主题并非旨在被限定于N型器件，而是可以按等效的方式针对P型(或P沟道)器件来实现。在MOS器件的制造中的各种步骤都是众所周知的，因此，为了简短起见，许多常规的步骤将仅在本文中简要地提及或者将会完全省略，不提供众所周知的过程细节。参照图1，所示出的制造处理从提供半导体材料102的适合衬底并且在半导体材料102中形成空心区104 (作为选择，在此可称为沟槽)开始。在一种示例性的实施例中，半导体材料102被实现为在半导体行业中通常使用的硅材料(例如，相对较纯的硅，或者与诸如锗、碳等的其他元素混合的硅)，但是应当意识到，在另选的实施例中可以使用其他半导体材料。因此，为了方便起见(但不作限定)，半导体材料102在本文中另选地被称为硅材料。在一种示例性的实施例中，硅材料102以确定导电性的杂质类型(conductivity-determining impurity type)的离子掺杂,从而为器件结构100提供电极区或端子区(例如，漏极区)。例如，对于N沟道器件，硅材料102可以掺杂N型粒子，例如，磷离子(或者磷的离子化物质)，并具有大约1.0X 1016/cm3的掺杂浓度。根据一种实施例，掺杂的硅材料102通过这样形成:在半导体衬底(例如，体硅衬底、绝缘体衬底上的硅等)上外延生长硅材料102，并且通过将磷离子添加到用来外延生长硅材料102的反应物中，来对硅材料102进行原位掺杂。在一种示例性的实施例中，沟槽104通过这样形成:形成覆盖于硅材料102上的掩蔽材料层，图案化该掩蔽材料以使硅材料102的待去除部分暴露，并且将剩余的掩蔽材料用作蚀刻掩模来选择性地去除硅材料102的暴露部分。在所示出的实施例中，电介质材料层106 (例如，氧化物材料)被形成为覆盖于硅材料102上，并且掩蔽材料层108被形成为覆盖于电介质材料106上。掩蔽材料层108可以通过这样形成:覆盖于电介质材料层106之上地，保形地沉积硬掩模材料(例如，氮化物材料(如，氮化硅、氧氮化硅等))，以便在后续被用作蚀刻掩模时适应对底层硅材料102进行的选择性蚀刻。为了方便起见(但不作限定)，掩蔽材料108以下可以称为衬垫氮化物(pad nitride)。在一种示例性的实施例中，衬垫氮化物108被图案化，以暴露硅材料102的因沟槽104而待去除的部分并同时掩蔽剩余的硅材料102，并且使用各向异性的蚀刻剂来去除电介质材料106和硅材料102的暴露(或未保护的)部分以形成沟槽104。例如，硅材料102的暴露部分可以通过使用各向异性的蚀刻剂化学物质(etchant chemistry)(例如，基于碳氟化合物的等离子体化学物质)的基于等离子体的反应离子蚀刻(RIE)，来进行各向异性的蚀刻，该各向异性的蚀刻剂化学物质以相对于衬垫氮化物108较好的选择性来蚀刻硅材料102。根据一种或多种实施例，沟槽104被蚀刻到相对硅材料102的表面为大约1-2微米(或10_6米)的深度。在硅材料102内的沟槽104界定了后续形成于其内的沟槽栅极结构的尺寸和/或形状，这将于下文在图3的背景下进行更详细地描述。根据一种或多种实施例，在形成沟槽104之后，制造处理继续进行:在沟槽104内形成牺牲氧化层，并且去除牺牲氧化层以减小沟槽104的底表面和侧壁表面以及沟槽104的角部周围的粗糙度，从而防止在沟槽104的角部产生不均匀的电场。例如，牺牲氧化层可以通过将图1的器件结构100在高温下暴露于氧化气氛来热生长于沟槽104的底表面107和侧壁表面105上，该氧化气氛促进氧化物材料在硅材料102的暴露表面105、107上的选择性生长。在一种示例性的实施例中，牺牲氧化层被形成达大约30-100nm的厚度。实际上，在氧化处理中，氧化物材料同样可以生长于暴露的电介质材料106和/或衬垫氮化物108上，但是，硅材料102的氧化速率充分地大于电介质材料106和/或衬垫氮化物108的氧化速率，以使得在电介质材料106和/或衬垫氮化物108上形成的氧化本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：王培林，陈菁菁，D·D·艾多特，
申请(专利权)人：飞思卡尔半导体公司，
类型：
国别省市：