半导体器件和用于制造半导体器件的方法技术

本发明专利技术提供了一种半导体器件和用于制造半导体器件的方法。提高被设置在多层布线层中的半导体元件的性能。半导体器件包括：第一布线，该第一布线被设置在第一布线层中；第二布线，该第二布线被设置在被堆叠在第一布线层上的第二布线层中；栅电极，该栅电极在第一布线层和第二布线层的堆叠方向中被布置在第一布线和第二布线之间，并且没有与第一布线和第二布线耦合；栅极绝缘膜，该栅极绝缘膜被设置在栅电极的侧表面上；以及半导体层，该半导体层经由栅极绝缘膜被设置在栅电极的侧表面上，并且与第一布线和第二布线耦合。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，和用于制造半导体器件的方法。
技术介绍
专利文献I描述如下:在布线层中形成半导体膜；使用半导体膜和布线层的布线形成晶体管。在晶体管中，被布置在半导体膜下方的布线被用作栅电极，并且布线层之间的防扩散膜被用作栅极绝缘膜。日本未审查专利公开N0.2010-141230
技术实现思路
在专利文献I中描述的半导体元件中，被设置在相同的布线层中的两个布线用作源/漏电极。此外，栅电极由被设置在源/漏电极下方的布线形成，并且在平面视图中被布置在源/漏电极之间。因此，通过在形成源/漏电极的两个布线之间的空间限定半导体元件的沟道长度。在这样情况下，沟道长度的最小化极限受限于在布线形成中使用的光刻的分辨率极限。因此，为了提高半导体元件的性能，要求缩短被设置在多层布线层中的半导体元件的沟道长度。根据本专利技术，·提供一种半导体器件，其包括:第一布线，该第一布线被设置在第一布线层中；第二布线，该第二布线被设置在第二布线层中，该第二布线层被堆叠在第一布线层上；栅电极，该栅电极在第一布线层和第二布线层的堆叠方向中被布置在第一布线和第二布线之间，并且没有与第一布线和第二布线耦合；栅极绝缘膜，该栅极绝缘膜被设置在栅电极的侧表面上；以及半导体层，该半导体层经由栅极绝缘膜而被设置在栅电极的侧表面上，并且与第一布线和第二布线耦合。根据本专利技术，被设置在第一布线层中的第一布线，和被设置在于第一布线层上堆叠的第二布线层中的第二布线形成源/漏电极。而栅电极在第一布线层和第二布线层的堆叠方向中被布置在第一布线和第二布线之间。因此，通过栅电极的膜厚度确定半导体元件的沟道长度。在这样的情况下，半导体元件的沟道长度不受布线的光刻分辨率极限的限制。因此，能够缩短被设置在多层布线层中的半导体元件的沟道长度，从而提高半导体元件的性能。根据本专利技术，提供一种用于制造半导体器件的方法。该方法包括下述步骤:在半导体衬底上形成第一布线层；在第一布线层上形成没有与第一布线稱合的栅电极；在栅电极的侧表面上形成栅极绝缘膜；在栅电极的侧表面上，形成经由栅极绝缘膜与第一布线耦合的半导体层；以及在第一布线层上，形成具有没有与栅电极耦合并且与半导体层耦合的第二布线。根据本专利技术，能够提高被设置在多层布线层中的半导体元件的性能。附图说明图1是示出根据第一实施例的半导体器件的横截面图；图2是示出图1中示出的半导体器件的平面图；图3是示出根据第一实施例的半导体器件的多层布线结构的横截面图；图4是示出根据第一实施例的半导体器件的多层布线结构的横截面图；图5A和图5B均是示出在图1中示出的半导体器件的制造方法的横截面图；图6A和图6B均是示出在图1中示出的半导体器件的制造方法的横截面图；图7A和图7B均是示出在图1中示出的半导体器件的制造方法的横截面图；图8A和图8B均是示出在图1中示出的半导体器件的制造方法的横截面图；图9A和图9B均是示出在图1中示出的半导体器件的制造方法的横截面图；图1OA和图1OB 均是示出在图1中示出的半导体器件的制造方法的横截面图；图1lA和图1lB均是示出在图1中示出的半导体器件的制造方法的横截面图；图12A和图12B均是示出在图1中示出的半导体器件的制造方法的横截面图；图13是示出根据第二实施例的半导体器件的横截面图；图14是示出根据第三实施例的半导体器件的横截面图；图15是示出根据第四实施例的半导体器件的横截面图；图16A和图16B均是示出在图15中示出的半导体器件的制造方法的横截面图；图17A和图17B均是示出在图15中示出的半导体器件的制造方法的横截面图；图18A和图18B均是示出在图15中示出的半导体器件的制造方法的横截面图；图19A和图19B均是示出在图15中示出的半导体器件的制造方法的横截面图；图20A和图20B均是示出在图15中示出的半导体器件的制造方法的横截面图；图21A和图21B均是示出在图15中示出的半导体器件的制造方法的横截面图；图22是示出根据第五实施例的半导体器件的横截面图；图23A和图23B均是示出在图22中示出的半导体器件的制造方法的横截面图；图24A和图24B均是示出在图22中示出的半导体器件的制造方法的横截面图；图25A和图25B均是示出在图22中示出的半导体器件的制造方法的横截面图；图26是示出根据第六实施例的半导体器件的制造方法的横截面图；图27A和图27B均是示出在图26中示出的半导体器件的制造方法的横截面图；图28A和图28B均是示出在图26中示出的半导体器件的制造方法的横截面图；图29A和图29B均是示出在图26中示出的半导体器件的制造方法的横截面图；图30A和图30B均是示出在图26中示出的半导体器件的制造方法的横截面图；图31A和图31B均是示出在图26中示出的半导体器件的制造方法的横截面图；图32A和图32B均是示出在图26中示出的半导体器件的制造方法的横截面图；图33A和图33B均是示出在图26中示出的半导体器件的制造方法的横截面图；图34A和图34B均是示出在图26中示出的半导体器件的制造方法的横截面图35A和图35B均是示出在图26中示出的半导体器件的制造方法的横截面图；图36是示出在图26中示出的半导体器件的制造方法的横截面图；图37是示出根据第七实施例的半导体器件的横截面图；图38A和图38B均是示出在图37中示出的半导体器件的制造方法的横截面图；图39A和图39B均是示出在图37中示出的半导体器件的制造方法的横截面图；图40A和图40B均是示出在图37中示出的半导体器件的制造方法的横截面图；图41A和图41B均是示出在图37中示出的半导体器件的制造方法的横截面图；图42A和图42B均是示出在图37中示出的半导体器件的制造方法的横截面图；图43A和图43B均是示出在图37中示出的半导体器件的制造方法的横截面图；图44是示出根据第八实施例的半导体器件的横截面图；图45是示出在图44中示出的半导体器件的平面图；图46是示出根据第九实施例的半导体器件的横截面图；图47是示出在图46中示出的半导体器件的平面图；图48是示出根据第十 实施例的半导体器件的平面图；图49是示出根据第十一实施例的半导体器件的横截面图；图50是示出在图49中示出的半导体器件的平面图；图51是示出根据第十二实施例的半导体器件的横截面图；图52是示出被包括在图51中示出的半导体器件中的CMOS反相器电路的电路图；图53是示出在图51中示出的半导体器件的第一修改示例的横截面图；图54是示出在图51中示出的半导体器件的第二修改示例的横截面图；图55是示出根据第十三实施例的半导体器件的电路图；图56是示出根据第十四实施例的半导体器件的电路图；图57是示出根据第十五实施例的半导体器件的电路图；图58是示出根据第十六实施例的半导体器件的横截面图；图59是示出在图58中示出的半导体器件的平面图；图60是示出根据第十七实施例的半导体器件的横截面图；图61是示出在图60中示出的半导体器件的电路图；图62是示出根据第十八实施例的半导体器件的横截面示意图；以及图63A和图63B均是示出在图22中示出的半导体器件的制造方法的横截面图。具体实施例方式下面，将参考附图描述本专利技术的实施例。顺便提及，在整个附图中，相同的组成元件被给予相同的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一布线，所述第一布线被设置在第一布线层中，第二布线，所述第二布线被设置在第二布线层中，所述第二布线层被堆叠在所述第一布线层上，栅电极，所述栅电极在所述第一布线层和所述第二布线层的堆叠方向中被布置在所述第一布线和所述第二布线之间，并且没有与所述第一布线和所述第二布线耦合，栅极绝缘膜，所述栅极绝缘膜被设置在所述栅电极的侧表面上，以及半导体层，所述半导体层经由所述栅极绝缘膜被设置在所述栅电极的侧表面上，并且与所述第一布线和所述第二布线耦合。

【技术特征摘要】
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【专利技术属性】
技术研发人员：砂村润，井上尚也，金子贵昭，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：