形成芯片在晶圆的总成的方法技术

本发明专利技术公开了一种器件，该器件包括底部芯片和接合到所述底部芯片的有源顶部管芯。伪管芯附接到所述底部芯片。所述伪管芯与所述底部芯片电隔离。本发明专利技术还公开了形成芯片在晶圆的总成的方法。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种。
技术介绍
在三维集成电路的形成过程中，管芯通常接合在半导体晶圆上。接合工艺典型地接合包括选择合格的管芯(顶部管芯)，并且利用倒装焊接将顶部管芯接合到底部芯片上。底部芯片中的每一个均可以被接合到一个或者多个顶部管芯上。在接合后，将底部填充物分发到顶部管芯和底部芯片之间的间隙内，并且模塑料模制到顶部管芯和底部晶圆上。在模制模塑料后，由于模塑料的收缩，可能导致封装件弯曲。因此，可以产生应力并且将其应用于底部晶圆和覆在上面的顶部管芯。在底部晶圆中的硅衬底被研磨期间，在背部研磨工艺后，情形变得更糟，并因此显著地减少了底部晶圆的厚度。弯曲相应地更严重。所述弯曲可以导致最终得到的封装件中的层与层之间的粘性差，抗潮性差，防止凸块破裂的能力差等等。结果，可靠性问题很有可能发生，可靠性问题可以在热循环测试，下坠测试，弯曲测试等中验证。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种器件，所述器件包括:底部芯片；有源顶部管芯，接合到所述底部芯片；和伪管芯，附接到所述底部芯片，其中所述伪管芯与所述底部芯片电隔离。在一些实施例中，所述伪管芯选自基本上由以下组成的组中:在其中没有集成电路的空白管芯，在其中没有低k电介质层、金属线、和通孔的硅管芯，和它们的组合。在一些实施例中，所述伪管芯设置成不与电源连接。在一些实施例中，所述有源顶部管芯接合到所述底部芯片并且通过电连接件与所述底部芯片电连接，其中所述伪管芯通过粘接剂粘附到所述底部芯片，并且其中所述伪管芯通过所述粘接剂与所述底部芯片电隔离。在一些实施例中，所述器件进一步包括在所述有源顶部管芯和所述伪管芯之间的间隙中的模塑料。在一些实施例中，所述底部芯片是晶圆的一部分，并且没有从所述晶圆切割掉。在一些实施例中，所述底部芯片进一步包括在所述底部芯片的半导体衬底中的衬底通孔。根据本专利技术的另一个方面，提供了一种器件，所述器件包括:底部芯片，包括:衬底；通孔，从所述衬底的第一侧延伸至所述衬底的第二侧；第一连接件，在所述衬底的所述第一侧上；和第二连接件，在所述衬底的所述第二侧上，其中所述第一连接件通过所述通孔与所述第二连接件电连接；有源顶部管芯，在所述衬底的所述第一侧上，所述有源顶部管芯通过所述第一连接件接合到所述底部芯片；伪管芯，在所述衬底的所述第一侧上；和管芯附接膜，使所述伪管芯附接到所述底部芯片。在一些实施例中，所述伪管芯设置成不与任何电源连接。在一些实施例中，所述管芯附接膜包括介电材料，并且其中没有导电部件穿透所述管芯附接膜。在一些实施例中，所述器件进一步包括在所述有源顶部管芯和所述伪管芯之间的间隙中的模塑料。在一些实施例中，所述伪管芯中不包括有源集成电路。在一些实施例中，所述伪管芯是空白管芯，所述空白管芯中不包括任何集成电路。在一些实施例中，所述伪管芯是晶圆的一部分，并且没有从所述晶圆切割掉。根据本专利技术的又一个方面，提供了一种方法，所述方法包括:将多个有源顶部管芯接合到底部晶圆，其中所述多个有源顶部管芯的每个均通过电连接件接合到在所述底部晶圆中的多个相同的芯片中的一个；将多个伪管芯附接到所述多个相同的芯片，其中所述多个伪管芯的每个均通过多个管芯附接膜中的一个附接到多个相同的芯片中的一个，并且其中所述多个伪管芯通过所述多个管芯附接膜与所述多个相同的芯片电隔离；和，将模塑料填充到所述多个有源顶部管芯和所述多个伪管芯之间的间隙内。在一些实施例中，所述方法进一步包括:在施加所述模塑料的步骤之前，将伪管芯附接到在所述底部晶圆中的不完整的底部芯片，其中所述模塑料与所述伪管芯物理接触。在一些实施例中，所述方法进一步包括:在填充所述模塑料的步骤之后，使用粘接剂将载具附接到所述底部晶圆；对在所述底部晶圆中的衬底进行背侧研磨以暴露在所述底部晶圆中的硅通孔；和在所述底部晶圆的背侧上形成背侧互连结构；和切割所述底部晶圆以形成多个封装件，其中所述多个封装件中的每个均包括所述多个有源顶部管芯中的一个和所述多个伪管芯中的一个。在一些实施例的方法中，没有电连接件将所述多个伪管芯中的任意一个与所述多个相同的芯片中的任意一个电连接。在一些实施例的方法中，所述多个伪管芯是在其中没有集成电路的空白管芯。在一些实施例的方法中，所述多个伪管芯是在其中没有低_k电介质层、金属线和通孔的硅管芯。附图说明为了更完整地理解本专利技术实施例及其优点，现将结合附图所进行的以下描述作为参考，其中:图1到图6是根据各种实施例的在封装件制造的中间阶段的截面图，其中，伪管芯接合到在晶圆上的底部芯片。图7和图8示出了根据各种可选实施例的在封装件制造的中间阶段的截面图，其中，伪管芯接合到离散的底部芯片。具体实施例方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本专利技术的具体方式，而不用于限制本专利技术的范围。根据各种实施例，提供了封装结构和用于形成封装结构的方法。举例说明了形成封装结构的中间阶段。阐述了不同实施例的差别。遍及各个视图和示例的实施例，相同的参考标号用于标识相同的兀件。图1A不出了底部晶圆20的俯视图。在一种实施例中，底部晶圆20是一种器件晶圆，器件晶圆包括半导体衬底38(图1A中未显示，请参考图1B)，以及形成在半导体衬底38的表面上的有源器件诸如晶体管(图中未显示)。半导体衬底38可以是硅衬底，或者由其它半导体材料形成。底部晶圆20包括在其中的多个相同的底部芯片24，其中底部芯片24可以彼此相同。切割线26将底部芯片24彼此隔离开。多个顶部管芯30包括有源顶部管芯30A和伪管芯30B，所述顶部管芯30接合在底部芯片24上。在整个描述中，术语“有源管芯”和“有源顶部管芯”是指具有电气功能的管芯或者芯片，所述电气功能有助于最终得到的封装件的电气操作，而术语“伪管芯”是指不具有任何电气功能的管芯或者芯片，并且所述伪管芯对最终得到的封装件的电气操作不起作用。有源顶部管芯30可以是器件管芯，也可以是封装件，该封装件包括接合在其它封装元件上的器件管芯，如封装衬底，插入件(interposer)或者类似物。图1B示出了图1A中显示的结构的截面图，其中截面图沿图1A中的横穿线1B-1B的平面得到。底部芯片24可以是有源芯片，包括有源器件，接触插塞，金属线，通孔等(这些形成在衬底38的顶部表面38A上)，尽管它们未在图1B中显示。如图1B所示，底部芯片24可以与一个或者多个有源顶部管芯30A接合。电连接件32将有源顶部管芯30A接合到底部管芯24。电连接件32可以焊接凸点，粘合金属和金属的粘接剂，接合到金属柱的焊料突块或者类似物，并且可以用于在底部芯片24和有源顶部管芯30A之间传导电信号。因此，有源顶部管芯30A中的集成电路器件例如晶体管(未显示)与在底部芯片24中的器件电连接。在一种实施例中，电连接件32与半导体衬底38中的衬底通孔(TSV，有时也被称为硅通孔)36电连接。TSV36从衬底38的顶部表面38A延伸至衬底38的顶部表面38A和底部表面38B之间的中间水平位置。伪管芯30B附接到底部管芯24，例如，通过管芯附接膜40，管芯附接膜40可以是基于聚合物本文档来自技高网...

【技术保护点】
一种器件，所述器件包括：底部芯片；有源顶部管芯，接合到所述底部芯片；和伪管芯，附接到所述底部芯片，其中所述伪管芯与所述底部芯片电隔离。

【技术特征摘要】
2011.11.16 US 13/298,1261.一种器件，所述器件包括: 底部芯片； 有源顶部管芯，接合到所述底部芯片；和 伪管芯，附接到所述底部芯片，其中所述伪管芯与所述底部芯片电隔离。2.如权利要求1所述的器件，其中所述伪管芯选自基本上由以下组成的组中:在其中没有集成电路的空白管芯，在其中没有低k电介质层、金属线、和通孔的硅管芯，和它们的组合。3.如权利要求1所述的器件，其中所述伪管芯设置成不与电源连接。4.如权利要求1所述的器件，其中所述有源顶部管芯接合到所述底部芯片并且通过电连接件与所述底部芯片电连接，其中所述伪管芯通过粘接剂粘附到所述底部芯片，并且其中所述伪管芯通过所述粘接剂与所述底部芯片电隔离。5.一种器件，所述器件包括: 底部芯片，包括: 衬底；· 通孔，从所述衬底的第一侧延伸至所述衬底的第二侧； 第一连接件，在所述衬底的所述第一侧上；和 第二连接件，在所述衬底的所述第二侧上，其中所述第一连接件通过所述通孔与所述第二连接件电连接； 有源顶部管芯，在所述衬底的所述第一侧上，所述有源顶部管芯通过所述第一连接件接合到所述底部芯片； 伪管芯，在所述衬底的所述第一侧上；和 管芯附接膜，使所述伪管芯附接到所述底部芯...

【专利技术属性】
技术研发人员：林俊成，黄震麟，卢思维，洪瑞斌，郑心圃，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：台湾;71