晶体管及其形成方法技术

本发明专利技术的实施例提供了一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的沟槽，所述沟槽的底部为V形；位于所述沟槽内的应力层。相应的，本发明专利技术的实施例还提供了一种晶体管的形成方法，包括：提供半导体衬底；形成位于所述半导体衬底表面的栅极结构；在所述栅极结构两侧的所述半导体衬底内形成沟槽，所述沟槽的底部为V形；在所述沟槽内形成应力层。本发明专利技术实施例中底部为V形的沟槽中填充应力层，可以为沟道区带来更大的应力，有助于提高沟道区载流子的迁移率，增加晶体管的驱动电流，提高晶体管的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(η-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，就能提闻驱动电流。因而应力可以极大地提闻晶体管的性能。应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner),在PMOS晶体管上形成压应力衬垫层(compressive stress liner),从而增大了 PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24%的速度提升。因为硅、锗具有相同的晶格结构，即“金刚石本文档来自技高网...

【技术保护点】
一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构；其特征在于，还包括：位于所述栅极结构两侧的半导体衬底内的沟槽，所述沟槽的底部为V形；位于所述沟槽内的应力层。

【技术特征摘要】
1.一种晶体管，包括: 半导体衬底； 位于所述半导体衬底表面的栅极结构； 其特征在于，还包括: 位于所述栅极结构两侧的半导体衬底内的沟槽，所述沟槽的底部为V形； 位于所述沟槽内的应力层。2.按权利要求1所述的晶体管，其特征在于，所述沟槽的剖面形状为钻石形。3.按权利要求1所述的晶体管，其特征在于，所述沟槽的深度为200-1000A。4.按权利要求1所 述的晶体管，其特征在于，所述应力层包括:位于所述沟槽表面的过渡层；位于所述过渡层表面且与所述沟槽的表面齐平的本征层，所述过渡层产生的应力小于所述本征层产生的应力。5.按权利要求4所述的晶体管，其特征在于，所述过渡层的厚度为50-400A。6.按权利要求1或4所述的晶体管，其特征在于，所述应力层的材料为SiGe或SiC。7.按权利要求4所述的晶体管，其特征在于，所述过渡层中Ge或C的原子百分比含量为0% -25% ;所述本征层中Ge或C的原子百分比含量为20% -45%。8.一种晶体管的形成方法，包括: 提供半导体衬底； 形成位于所述半导体衬底表面的栅极结构； 其特征在于，还包括: 在所述栅极结构两侧的所述半导体衬底内形成沟槽，所述沟槽的底部为V形； 在所述沟槽内形成应力层。9.按权利要求8所述的晶体管的形成方法，其特征在于，所述沟槽的形成步骤包括:采用干法刻蚀工艺刻蚀所述栅极结构两侧的半导体衬底，形成开口，所述开口的侧壁垂直于所述半导体衬底表面；采用湿法刻蚀工艺继续刻蚀所述开口的半导体衬底，形成底部为V形的沟槽。10.按权利要求9所述的晶体管的形成方法，其特征在于，所述干法刻蚀工艺的参数范围为:压力为5-50mTorr ;功率为400-750...

【专利技术属性】
技术研发人员：涂火金，三重野文健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：