低漏电的低压二极管芯片制造技术

本实用新型专利技术揭示了一种低漏电的低压二极管芯片，所述低漏电的低压二极管芯片包括：衬底；外延层，设置于所述衬底的上表面，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的隔离，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述第一极与所述发射极电相连，所述第二极与所述集电极电相连；以及第一电极和第二电极。本实用新型专利技术的低漏电的低压二极管芯片，能够使得该低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体集成电路器件领域，特别是涉及一种低漏电的低压(低于外延层材料的最高隧道击穿电压)二极管芯片。
技术介绍
在半导体技术中，二极管是一个重要的器件，一般的二极管由一个PN结构成，二极管正向导通和反向击穿的特性被广泛的应用于半导体领域。在对PN结二极管施加反向电压时，当反向电压增加到一定数值VB时，通过PN结的反向电流就会急剧上升，这种现象称为PN结的反向击穿，VB即为击穿电压。就产生的机理而言，PN结击穿可以分为雪崩击穿和隧道击穿(又称齐纳击穿)两种。其中雪崩击穿的PN结是由单边浓度较淡或双边浓度都较淡的P型半导体和N型半导体构成，空间电荷区较宽，击穿由雪崩倍增引起，其1-V曲线击穿点较直，在击穿前的反向漏电流很小，可以达到纳安级，见图1，在图1中，横坐标为电压，单位为V，纵坐标为电流，单位为μΑ。而隧道击穿的PN结是由两边浓度都极高的P型半导体和N型半导体构成，空间电荷区较窄，击穿由隧道穿透引起，其1-V曲线击穿点较软，在击穿前的反向漏电较大，达到微安级或以上，见图2，在图2中，横坐标为电压，单位为V，纵坐标为电流，单位为μΑ。以硅材料的PN结二极管为例，当PN结的击穿电压在7. 5V以上时，发生的击穿属于雪崩击穿，7. 5V为硅材料的最低雪崩击穿电压；当PN结的击穿电压在5.1V以下时,发生的击穿属于隧道击穿,5.1V为娃材料的最高隧道击穿电压；当PN结的击穿电压介于5.1V和7. 5V之间，两种击穿都有可能出现。所以在低压PN结二极管应用时(所述低压是指低的反向击穿电压，对于硅材料而言一般低于7. 5V)，当对低压PN结二极管施加反向电压时，由于反向电压低于PN结二极管材料的雪崩击穿电压，所以反向击穿为隧道击穿，使得反向漏电流在微安级或以上，从而导致漏电流过大而不符合应用要求。因此，如何提供一种低漏电的低压二极管芯片，能够使低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级，已成为本领域技术人员需要解决的问题。
技术实现思路
本技术的目的在于，提供一种低漏电的低压二极管芯片，能够使低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级，所述低压是指低的反向击穿电压，一般低于7. 5V。为解决上述技术问题，本技术提供一种低漏电的低压二极管芯片，包括第一导电类型的衬底；外延层，设置于所述衬底的上表面， 所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区的第一极与所述三极管区的发射极电相连，所述高压二极管区的第二极与所述三极管区的集电极电相连；以及第一电极和第二电极，所述第一电极与所述高压二极管区的第一极和所述三极管区的发射极电相连，所述第二电极与所述高压二极管区的第二极和所述三极管区的集电极电相连。进一步的，所述三极管区还包括·第一导电类型的第一外延层和第二导电类型的第二外延层，所述第一外延层和第二外延层自下至上层叠在所述衬底上；第二导电类型的埋层，位于所述第一外延层和第二外延层之间，所述埋层为所述三极管区的集电极；第一导电类型的第一重掺杂区域，位于所述埋层中间部位上方的所述第二外延层的上部，所述埋层与所述第一重掺杂区域通过所述第二外延层隔绝，所述第一重掺杂区域为所述三极管区的基极；第二导电类型的第二重掺杂区域，位于所述第一重掺杂区域的顶部中央，所述第二重掺杂区域为所述三极管区的发射极；第二导电类型的第三重掺杂区域，所述第三重掺杂区域包围所述第一重掺杂区域并通过所述第二外延层与所述第一重掺杂区域隔绝，第三重掺杂区域的上表面为所述第二外延层的上表面，所述第三重掺杂区域的下表面接触所述埋层，所述第三重掺杂区域与所述隔离电相连。进一步的，所述高压二极管区包括第一导电类型的第三外延层和第二导电类型的第四外延层，所述第三外延层和第四外延层自下至上层叠在所述衬底上，所述第三外延层为所述高压二极管区的第二极，所述第四外延层为所述高压二极管区的第一极；第二导电类型的第四重掺杂区域，所述第四重掺杂区域位于所述第四外延层的顶部。进一步的，所述第一导电类型为P型且所述第二导电类型为N型，或所述第一导电类型为N型且所述第二导电类型为P型。进一步的，所述外延层的材料为硅。进一步的，所述第一导电类型为P型且所述第二导电类型为N型，所述第一预外延层的电阻率为5. O Ω · cm-15. O Ω . cm,所述第二预外延层的电阻率为1. O Ω · cm-10. O Ω . cm,所述埋层的第二导电类型的掺杂剂量为lE15/cm2-6E15/cm2，所述隔离的第一导电类型的掺杂剂量为5E14/cm2-5E15/cm2，所述第三重掺杂区域的第二导电类型的掺杂剂量为4E15/cm2-lE16/cm2，所述第一重掺杂区域的第一导电类型的掺杂剂量为lE14/cm2-8E14/cm2，所述第二重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-8E15/cm2。进一步的，所述第一导电类型为N型且所述第二导电类型为P型，所述第一预外延层的电阻率为5. O Ω · cm-15. O Ω . cm,所述第二预外延层的电阻率为1. O Ω · cm-10. O Ω . cm,所述埋层的第二导电类型的掺杂剂量为3E15/cm2-6E15/cm2，所述隔离的第一导电类型的掺杂剂量为lE15/cm2-6E15/cm2，所述第三重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-6E15/cm2,所述第一重掺杂区域的第一导电类型的掺杂剂量为lE14/cm2-5E14/cm2,所述第二重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-8E15/cm2。进一步的，所述外延层的材料为锗。进一步的，所述第二电极设置于所述衬底的下表面。进一步的，所述外延层还包括导电插塞，所述导电插塞延伸通过所述外延层并接触所述衬底，所述第二电极设置于所述导电插塞的上表面。进一步的，所述外延层还包括导电插塞，所述导电插塞延伸通过所述外延层并接触所述衬底，所述第二电极设置于所述导电插塞的上表面。进一步的，所述外延层还包括电介质层，所述电介质层位于所述外延层的顶部，所述电介质层中具有第一互联线，所述第一互联线用于所述第一极和所述发射极之间的电连接。进一步的，所述电介质层的材料为二氧化硅或氮氧化硅，所述第一互联线的材料为铜或招。进一步的，所述第一电极设置于所述第一互联线上。 进一步的，所述衬底的材料为硅、锗或氮化镓的一种。与现有技术相比，本技术提供的低漏电的低压二极管芯片具有以下优点1、本技术提供的低漏电的低压二极管芯片，由一个高压二极管区(所述高压是指高的反向击穿电压，一 般高于所述外延层材料的最低雪崩击穿电压)和一个三极管区并联构成，该低漏电的低压二极管芯片等效于一个高压二极管并联一个三极管，其中三极管的发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，发射极和集电极的击穿电压小于等于所述外延本文档来自技高网...

【技术保护点】
一种低漏电的低压二极管芯片，包括：?第一导电类型的衬底；?外延层，设置于所述衬底的上表面，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区的第一极与所述三极管区的发射极电相连，所述高压二极管区的第二极与所述三极管区的集电极电相连；以及?第一电极和第二电极，所述第一电极与所述高压二极管区的第一极和所述三极管区的发射极电相连，所述第二电极与所述高压二极管区的第二极和所述三极管区的集电极电相连。

【技术特征摘要】
1.一种低漏电的低压二极管芯片,包括第一导电类型的衬底；外延层，设置于所述衬底的上表面，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区的第一极与所述三极管区的发射极电相连，所述高压二极管区的第二极与所述三极管区的集电极电相连；以及第一电极和第二电极，所述第一电极与所述高压二极管区的第一极和所述三极管区的发射极电相连，所述第二电极与所述高压二极管区的第二极和所述三极管区的集电极电相连。2.如权利要求1所述的低漏电的低压二极管芯片，其特征在于，所述三极管区还包括 第一导电类型的第一外延层和第二导电类型的第二外延层，所述第一外延层和第二外延层自下至上层叠在所述衬底上；第二导电类型的埋层，位于所述第一外延层和第二外延层之间，所述埋层为所述三极管区的集电极；第一导电类型的第一重掺杂区域，位于所述埋层中间部位上方的所述第二外延层的上部，所述埋层与所述第一重掺杂区域通过所述第二外延层隔绝，所述第一重掺杂区域为所述三极管区的基极；第二导电类型的第二重掺杂区域，位于所述第一重掺杂区域的顶部中央，所述第二重掺杂区域为所述三极管区的发射极；第二导电类型的第三重掺杂区域，所述第三重掺杂区域包围所述第一重掺杂区域并通过所述第二外延层与所述第一重掺杂区域隔绝，第三重掺杂区域的上表面为所述第二外延层的上表面，所述第三重掺杂区域的下表面接触所述埋层，所述第三重掺杂区域与所述隔离电相连。3.如权利要求1...

【专利技术属性】
技术研发人员：张常军，王平，周琼琼，刘旺，李志栓，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：实用新型
国别省市：